资源列表
[VHDL编程] verilog_uart
说明:verilog编写的uart源代码,altera官方代码,已验证-verilog prepared uart source code, altera official code, verified<adfadf> 在 2024-11-14 上传 | 大小:4kb | 下载:0
[VHDL编程] double_addsub
说明:双字的加减法的verilog源代码和testbench,已经过测试-verilog source code and testbench double word addition and subtraction, and has been tested<adfadf> 在 2024-11-14 上传 | 大小:3kb | 下载:0
[VHDL编程] pipeline_add
说明:pipeline式累加器的verilog代码和testbench文件,已验证-pipeline type accumulator verilog testbench code and documents, verified<adfadf> 在 2024-11-14 上传 | 大小:4kb | 下载:0
[VHDL编程] gray_counter
说明:altera官方格雷码计数器的verilog代码和testbench,已测试-altera official Gray code counter verilog code and testbench, have been tested<adfadf> 在 2024-11-14 上传 | 大小:5kb | 下载:0
[VHDL编程] parall_interf
说明:SPI是串行外设接口(Serial Peripheral Interface)的缩写。SPI,是一种高速的,全双工,同步的通信总线,并且在芯片的管脚上只占用四根线,节约了芯片的管脚,同时为PCB的布局上节省空间-Serial Peripheral Interface<李长兴> 在 2024-11-14 上传 | 大小:1kb | 下载:0
[VHDL编程] top_clock-plus
说明:在quartus ii上仿真24小时的时钟在输入基本的时钟信号后,秒数,分数,小时数的变化-After entering the basic clock signal, seconds, fractions, changes in the number of hours of simulation on a 24-hour clock quartus ii<bajie> 在 2024-11-14 上传 | 大小:1.52mb | 下载:0
[VHDL编程] half_integer
说明:数控分频器:以2.5分频为例的半整数分频器-half-integer frequency divider<litong> 在 2024-11-14 上传 | 大小:208kb | 下载:0