[VHDL编程] Power_Supply_Monitor

说明：This module implements the logic for monitoring power supply inputs
<Shirish Mukim> 在 2025-01-19 上传 | 大小：1kb | 下载：0

[VHDL编程] Serial_LED_Interface

说明：This module implements the logic for controlling port LED based on link status received switch-This module implements the logic for controlling port LED based on link status received switch
<Shirish Mukim> 在 2025-01-19 上传 | 大小：2kb | 下载：0

[VHDL编程] SMI_Interface

说明：Serial Management Interface implements the logic for communicating with External PHYs. used to write control registers of PHYs.
<Shirish Mukim> 在 2025-01-19 上传 | 大小：4kb | 下载：0

[VHDL编程] SPI_Interface

说明：This module implements Serial Pheripheral Interface(SPI) Slave logic. It Communicates with MCU(Master).SPI Mode CPOL = 0 CPHA = 0 Serial Clock frequency MCU is 1 MHz. For SPI Mode CPOL = 0 CPHA = 0 -This module impl
<Shirish Mukim> 在 2025-01-19 上传 | 大小：2kb | 下载：0

[VHDL编程] verilog_led7

说明：Verilog HDL 数码管控制程序,保护整个工程文件-Verilog HDL control
<jean> 在 2025-01-19 上传 | 大小：34kb | 下载：0

[VHDL编程] LCD12864

说明：LCD12864，包含Verilog和VHDL源码-LCD12864 control
<jean> 在 2025-01-19 上传 | 大小：569kb | 下载：0

[VHDL编程] min-sel

说明：用来找到输入数据中的最小值和第二小值得verilog源码，可仿真-Used to find the minimum value of the input data and the second small worth verilog source code, can be emulated
<薛天志> 在 2025-01-19 上传 | 大小：1kb | 下载：0

[VHDL编程] digital--clock

说明：在Quartus II 平台下用verilog语言写的多功能数字钟-In the Quartus II platform with verilog language written multifunction digital clock
<liran> 在 2025-01-19 上传 | 大小：3kb | 下载：0

[VHDL编程] RESULT-adder

说明：adder unit which contains basic PPT and the coding
<arul> 在 2025-01-19 上传 | 大小：275kb | 下载：0

[VHDL编程] exp11

说明：在掌握可控脉冲发生器的基础上了解正负脉宽数控调制信号发生的原理。熟练的运用示波器观察实验箱上的探测点波形。掌握时序电路设计的基本思想。-On the basis of mastering the controllable pulse generator, the principle of the digital modulation signal of the positive and negative pulse width is u
<漆广文> 在 2025-01-19 上传 | 大小：1kb | 下载：0

[VHDL编程] Mux

说明：Multiplexer on verilog
<vik> 在 2025-01-19 上传 | 大小：199kb | 下载：0

[VHDL编程] DigitalCompinacijaSimulacija

说明：It is a bridge between CPU and sensors where user can not connect sensors directly on CPU. It consumes very small number od LUTs and it is suitable for CPLD design. it works on following way, when logic detects falling e
<mudel> 在 2025-01-19 上传 | 大小：5kb | 下载：0