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[VHDL编程PCI_top

说明:这是PCI运动控制卡的核心代码,我的一个项目程序,很好用,verilog 语言编写。-This is a PCI motion control card core code, I have a project program, easy to use, verilog language.
<胡红伟> 在 2024-11-17 上传 | 大小:1.45mb | 下载:1

[VHDL编程fpga_driver

说明:PCI设备的一个驱动程序,运行后后可以识别插在PCI插槽上的硬件设备。-A PCI device driver, you can run after identification inserted in the PCI slot hardware.
<胡红伟> 在 2024-11-17 上传 | 大小:9.38mb | 下载:0

[VHDL编程Verilog-Classic-tutorial

说明:经典教程,帮助初学者快速掌握verlog编程方法-The classic tutorial to help beginners to quickly master the verlog programming method
<> 在 2024-11-17 上传 | 大小:1.27mb | 下载:0

[VHDL编程romip2

说明:Rom design for filter Bank
<Jaydeep Parmar> 在 2024-11-17 上传 | 大小:24kb | 下载:0

[VHDL编程OQAM_PREPRO

说明:OQAM modulation VHDL code
<Jaydeep Parmar> 在 2024-11-17 上传 | 大小:1.37mb | 下载:0

[VHDL编程vga_test

说明:分辨率可调的vga源码,用vivado的平台,完整的工程-Adjustable VGA resolution source code, using vivado platform, a complete project
<wangjie> 在 2024-11-17 上传 | 大小:1005kb | 下载:0

[VHDL编程basys3_timing

说明:基于Basys3的数字钟实例,主要用于Basys3、vivado开发环境入门。源码使用VerilogHDL-Based on digital clock instance Basys3, mainly for Basys3, vivado development environment started. Use Code VerilogHDL
<王柄杰> 在 2024-11-17 上传 | 大小:692kb | 下载:0

[VHDL编程vga2

说明:本功能主要实现了VGA的显示,分辨率为1024*768,包内有制作好的coe文件存入rom,适合xilinx芯片-This function is mainly to achieve a VGA display with a resolution of 1024* 768, the bag has produced a good coe file into the rom, for xilinx chip
<liyi> 在 2024-11-17 上传 | 大小:689kb | 下载:0

[VHDL编程zhuangtai

说明:本程序实现了报文功能,在通信传输中经常会用到,使用芯片为xilinx,verilog语言编写-This program implements packets, in the communication transmission is often used, the use of chip xilinx, verilog language
<liyi> 在 2024-11-17 上传 | 大小:49kb | 下载:0

[VHDL编程shuma

说明:本程序使用xilinx芯片,verilog编写,实现数码管功能,数码管为共阳极数码管,您可变换UFC管脚定义适应自己的开发板-This program uses xilinx chip, verilog written realize digital functions, digital control for the common anode digital tube, you can transform the UFC pin de
<liyi> 在 2024-11-17 上传 | 大小:314kb | 下载:0

[VHDL编程fifo

说明:本程序实现简单的fifo传输,并没有加其他的功能,试用芯片xilinx,verilog语言编写-The program implements a simple fifo transmission, and no other added features, try chip xilinx, verilog language
<liyi> 在 2024-11-17 上传 | 大小:3.6mb | 下载:0

[VHDL编程liushui

说明:本程序实现流水线功能,您可根据自己需要更改参数,试用芯片xilinx,用verilog语言编写-This program implements the pipeline, you may be required to change the parameters according to their own try xilinx chip with verilog language
<liyi> 在 2024-11-17 上传 | 大小:71kb | 下载:0
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