[VHDL编程] QAM16_M

说明：基于verilog的16qam调制的程序，调试通过，有需要可以下载来参考-Based verilog of 16qam modulation process, debugging through, there is a need to download reference
<yangdong> 在 2024-11-16 上传 | 大小：2kb | 下载：0

[VHDL编程] OFDM_MODU

说明：基于verilog的16qam调制的程序，调试通过，有需要可以下载来参考,基于ISE软件-Based verilog of 16qam modulation process, debugging through, there is a need to download reference
<yangdong> 在 2024-11-16 上传 | 大小：2kb | 下载：0

[VHDL编程] Test

说明：verilog shift register code
<zeer> 在 2024-11-16 上传 | 大小：439kb | 下载：0

[VHDL编程] SyncFIFO

说明：dual-port synFIFO with programmable depth and length, course project, do not use for commercial.
<Taowu> 在 2024-11-16 上传 | 大小：2kb | 下载：0

[VHDL编程] MIPS

说明：5个stage的pipeline MIPS，支持着JUMP，BRANCH等跳转命令。-simple 5-stages MIPS structure which supports forwarding commands.
<Taowu> 在 2024-11-16 上传 | 大小：14kb | 下载：0

[VHDL编程] spimaster.tar

说明：SPI Interface Master Control RTL Verilog Code
<richman> 在 2024-11-16 上传 | 大小：2.44mb | 下载：0

[VHDL编程] spi_boot-rel_3_1_rev_C.tar

说明：SPI Boot Interface Control RTL Verilog Code
<richman> 在 2024-11-16 上传 | 大小：181kb | 下载：0

[VHDL编程] Desktop

说明：code for edge detection
<KIRAN PATEL> 在 2024-11-16 上传 | 大小：7kb | 下载：0

[VHDL编程] Dijkstra

说明：用verilog 实现求最短路的Dijkstra算法，用modelsim仿真通过，数据真确，-Dijkstra implemention with verilog base on FPGA
<dujiwei> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] stopwatch

说明：A stopwatch circuit that counts minutes and seconds, and has reset, pause functionalities. Designed using Verilog.
<bologna> 在 2024-11-16 上传 | 大小：20kb | 下载：0

[VHDL编程] FlappyFPGA-master

说明：Recreation of the game Flappy Bird, with an emphasis on replicating the physics component of the gameplay.
<bologna> 在 2024-11-16 上传 | 大小：46kb | 下载：0

[VHDL编程] FPGA-Connect4-master

说明：Source code for an example VGA controller
<bologna> 在 2024-11-16 上传 | 大小：1.53mb | 下载：0