[VHDL编程] OFDM_Convolution

说明：自己写的卷积码，能实现仿真结果,有testbench文件-Write your own convolution code, simulation results can be achieved
<yanhui> 在 2024-11-17 上传 | 大小：3.58mb | 下载：0

[VHDL编程] AD7606

说明：AD7606的状态机驱动，并口模式，verilog代码，可正常使用。-AD7606 state machine drive, verilog code, can be normal use.
<小波> 在 2024-11-17 上传 | 大小：3kb | 下载：0

[VHDL编程] verilog_UART

说明：verilog语言 FPGA 串口收发模块，既可以接收也可以发送，可以自行更改波特率-Verilog language FPGA serial transceiver module, I can receive can send also to change the baud rate
<张旭> 在 2024-11-17 上传 | 大小：345kb | 下载：0

[VHDL编程] Gluttonous-Snake

说明：用verilog语言写得一个小游戏，可以在FPGA上运行。-Verilog language to write a game in which can run on the FPGA.
<张旭> 在 2024-11-17 上传 | 大小：1.22mb | 下载：0

[VHDL编程] FPGA_sent_UART

说明：简单串口接收，发送程序,能实现收发，可以测试通过-Simple serial port to receive, transmit program that can send and receive, you can test by
<chen> 在 2024-11-17 上传 | 大小：319kb | 下载：0

[VHDL编程] latticeECP3-serdes-test-code

说明：lattice ECP3系列高速FPGA serdes测试代码-lattice ECP3 series high speed serdes test code
<崔佰顺> 在 2024-11-17 上传 | 大小：5.17mb | 下载：0

[VHDL编程] a_vhd_16550_uart_latest.tar

说明：这个芯的设计是与国家半导体PC16550D兼容 UART（通用异步接收器/发送器）。一些差异：该FIFO的始终启用 不支持置顶奇偶-This core is designed to be a compatible with the National Semiconductor PC16550D UART (Universal Asynchronous Receiver/Transmitter).Some differences:
<包> 在 2024-11-17 上传 | 大小：117kb | 下载：0

[VHDL编程] can_latest.tar

说明：控制器区域网络，也可以是从控制网络协议 博世已发现广泛应用在工业自动化和 汽车行业。 大多数都是可以的专利是由博世虽然有资 是开发一个开源的CAN IP，但任何没有restictions 商业使用博世协议授权是不可缺少的先决条件。 大小约为12k的门（930触发器）。-Controller Area Network or CAN is a control network protocol Bosch
<包> 在 2024-11-17 上传 | 大小：1.12mb | 下载：0

[VHDL编程] ddr2_sdram_latest.tar

说明：1.初始化-Sequenz的RAM 2. Automaic写Sequenz（写入16数据字每一个64位的RAM） 3.自动读Sequenz（从RAM读出的第一个数据字）-1. Init-Sequenz for the RAM 2. Automaic Write-Sequenz (writes 16 Datawords each 64Bit to the RAM) 3. Automatic Read-Sequenz (
<包> 在 2024-11-17 上传 | 大小：3.41mb | 下载：0

[VHDL编程] wb_uart_latest.tar

说明：实现一个一16750/16550 UART。该UART内核是完全基于另一个OpenCores的项目：UART_16750塞巴斯蒂安维特。 请找到有关于UART内核的文档。 该接口是现在有8位Wishbone总线兼容。 随着GHDL模拟器只需运行： ./ghdl_uart.bat 使用任何其他模拟器，开始模拟以下perl脚本必须运行之前： uart_test_stim.pl> FILENAME.T
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[VHDL编程] uart_latest.tar

说明：串行UART开源的核心。该设计是专为使用作为一个独立的芯片或用于与其他我们芯的使用。其原因显影串行UART核的事实，即异步串行通信是很常见的，几乎每一个机器理解it.Also，为OCRP-1，我们需要的通信的方式与主计算机，以使它可通过网。-serial UART open source core. The design is engineered for use as a stand alone chip or for use wit
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[VHDL编程] FPGA-SYSTEM-DESIGN-primer-EDK1-part1

说明：赛灵思的FPGA中片上嵌入式系统EDK-大学生竞赛培训指导资料-FPGA SYSTEM DESIGN primer of EDK-1-part1.
<lijainqiu> 在 2024-11-17 上传 | 大小：1.04mb | 下载：0