[VHDL编程] Ch9

说明：《Verilog HDL数字系统设计及仿真》第九章常见功能电路的HDL模型源代码-" Verilog HDL design and simulation of digital systems," Chapter IX common functional circuits HDL model source code
<Cliu> 在 2024-11-21 上传 | 大小：6kb | 下载：0

[VHDL编程] Ch10

说明：《Verilog HDL数字系统设计及仿真》第十章完整的设计实例源代码-" Verilog HDL design and simulation of digital systems," Chapter complete design example source code
<Cliu> 在 2024-11-21 上传 | 大小：384kb | 下载：0

[VHDL编程] a_vhd_16550_uart

说明：串口模块，带APB接口的。挂载APB总线上可以直接利用。-UART module with APB
<my name> 在 2024-11-21 上传 | 大小：127kb | 下载：0

[VHDL编程] sdram

说明：verilog sdram读写控制，实现数据存储于发送-sdram read and write，data store and communication
<john> 在 2024-11-21 上传 | 大小：7kb | 下载：0

[VHDL编程] xuliejianceqi

说明：序列检测器00101，包括源代码，testbench，ise13.4测试以及综合通过等说明文档。-Sequence detector 00101, the state machine verilog, testbench, ise13.4 simulation map. The test is successful
<xuzehao> 在 2024-11-21 上传 | 大小：170kb | 下载：0

[VHDL编程] clock_display

说明：自己用verilog语言编写的数字钟程序，能在Alter公司的DE0板上完美运行，能时间计时，日期，闹钟，秒表的功能。 欢迎交流学习。-The digital clock program which developed by verilog language can run at Alter DE0 board, to the time time, date, alarm clock, stopwatch function.
<黄杰> 在 2024-11-21 上传 | 大小：3.01mb | 下载：0

[VHDL编程] SDH

说明：SDH vhdl实现-SDH VHDL
<real> 在 2024-11-21 上传 | 大小：171kb | 下载：0

[VHDL编程] tel

说明：电话用户信令控制器的VHDL实现-Telephone subscriber signaling controller based on VHDL
<real> 在 2024-11-21 上传 | 大小：36kb | 下载：0

[VHDL编程] PCM

说明：PCM码流时隙信号产生模块的VHDL实现-PCM stream slot signal generation module based on VHDL
<real> 在 2024-11-21 上传 | 大小：33kb | 下载：0

[VHDL编程] decoder

说明：七段译码器的VHDL实现-The seven segment decoder implementations of VHDL
<real> 在 2024-11-21 上传 | 大小：32kb | 下载：0

[VHDL编程] check

说明： 11100 码流检测模块的VHDL实现- 11100 stream detection module based on VHDL
<real> 在 2024-11-21 上传 | 大小：35kb | 下载：0

[VHDL编程] counter

说明：异步复位的十进制计数器-Decade counter with asynchronous reset
<real> 在 2024-11-21 上传 | 大小：32kb | 下载：0