[VHDL编程] piaobiao

说明：数字跑表，具有复位、暂停、秒表计时等功能。有三个输入端，为时钟输入(clk)、复位(clr)、启动与暂停(pause)。-Digital stopwatch, with reset, pause, stopwatch functions. There are three inputs for clock input (clk), Reset (clr), start and pause (pause).
<莫莫> 在 2025-05-01 上传 | 大小：500kb | 下载：0

[VHDL编程] sin_cic

说明：毕设时用Verilog编写的CIC滤波，包含输入正弦信号，-Verilog CIC
<blasea> 在 2025-05-01 上传 | 大小：10.23mb | 下载：0

[VHDL编程] MPSK-modulation-VHDL-

说明：MPSK调制与解调VHDL程序与仿真，本文为DOC文档，附有源码和仿真波形-MPSK modulation and demodulation VHDL program and simulation, this paper for the DOC document, attached to the source code and simulation waveform
<> 在 2025-05-01 上传 | 大小：90kb | 下载：0

[VHDL编程] elevator-controller-VHDL

说明：电梯控制器程序设计与仿真，本文为DOC文档，附有源码和仿真波形-The elevator controller programming and simulation, this paper for the DOC document, attached to the source code and simulation waveform
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[VHDL编程] frequency-measuring-VHDL

说明：采用等精度测频原理的频率计程序与仿真，本文为DOC文档，附有源码和仿真波形-Equal precision frequency measuring principle of frequency meter program and simulation, this paper for the DOC document, attached to the source code and simulation waveform
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[VHDL编程] Frequency-meter-VHDL

说明：频率计程序设计与仿真。本文为DOC文档，附有源码和仿真波形，详见文档-Frequency meter program design and simulation, this paper for the DOC document, attached to the source code and simulation waveform
<> 在 2025-05-01 上传 | 大小：101kb | 下载：0

[VHDL编程] PSK-modulation-VHDL

说明：PSK调制与解调VHDL程序及仿真，本文为DOC文档，附有源码和仿真波形-PSK modulation and demodulation VHDL program and simulation, this paper for the DOC document, attached to the source code and simulation waveform
<> 在 2025-05-01 上传 | 大小：75kb | 下载：0

[VHDL编程] URAT-VHDL

说明：URAT VHDL程序与仿真，本文为DOC文档，附有源码和仿真波形-URAT VHDL program and simulation, this paper for the DOC document, attached to the source code and simulation waveform
<hell> 在 2025-05-01 上传 | 大小：36kb | 下载：0

[VHDL编程] rms_cal

说明：基于VHDL的有效值求取，内含低通滤波子模块-RAM CAL with LPF by VDHL
<黎明> 在 2025-05-01 上传 | 大小：4kb | 下载：0

[VHDL编程] bresenham-algorithm

说明：Bresenham algorithm code, on verilog language using a Spartan 3
<pezepo> 在 2025-05-01 上传 | 大小：1.57mb | 下载：0

[VHDL编程] FA

说明：使用VERILOG實現全加器的設計,並附上TB供測試-Use VERILOG achieve full adder design, together with a test for TB
<opgp> 在 2025-05-01 上传 | 大小：1kb | 下载：0

[VHDL编程] timer

说明：使用VERILOG實現時鐘,並附上TB供測試-Use VERILOG realize the clock, along with tests for TB
<opgp> 在 2025-05-01 上传 | 大小：1kb | 下载：0