[VHDL编程] plj

说明： [frequent.rar] - 等精度频率计的设计，已经在实验箱上运行的。 -[frequent.rar]- such as the frequency accuracy of the design, the experiment has been running on me.
<luoliwen> 在 2024-11-19 上传 | 大小：16kb | 下载：0

[VHDL编程] ICL7135

说明：本代码介绍了使用VHDL开发FPGA的一般流程，最终采用了一种基于FPGA的数字频率的实现方法。该设计采用硬件描述语言VHDL-The code, introduced the development of FPGA using VHDL general process, and ultimately adopted a FPGA-based digital frequency method. The design using VHDL
<luoliwen> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] mygood

说明：用quartus6原理编辑方式写的简易频率计我自己的实验来的 保证能使请您认真查看谢谢 -Quartus6 way to use the principle of editorial writing simple Cymometer my own experiments can guarantee you a serious view Thank you
<luoliwen> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] youname

说明：用QUARTUS编译通过的等精度频率计，我错误，但有几个警告（不影响设计）。我的毕业设计啊！！！ -Quartus compiler passed with precision frequency meter, etc., I am wrong, but there are several warning (excluding the impact of design). My graduation project ah! ! !
<luoliwen> 在 2024-11-19 上传 | 大小：2kb | 下载：0

[VHDL编程] 24c01

说明： 基于Verilog-HDL的硬件电路的实现 9.4 脉冲频率的测量与显示 -Verilog-HDL-based hardware circuits to achieve 9.4 pulse frequency measurement and show
<luoliwen> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] digitalclock

说明：这是一个数字钟的VHDL实现.采用八段数码管显示！ --可调闹铃，可校时。 -This is a digital clock to achieve the VHDL. Using eight digital tube display!- Adjustable alarm can be school.
<李弋鹏> 在 2024-11-19 上传 | 大小：5kb | 下载：0

[VHDL编程] clock

说明：自己编写的一个verilog时钟程序，在xilinx的ISE仿真通过-I have written a Verilog clock procedures, in Xilinx s ISE simulation through
<lg> 在 2024-11-19 上传 | 大小：320kb | 下载：0

[VHDL编程] task_function

说明：自己编写的一个verilog HDL小程序，实现基本的task调用function的功能，对初学者有用。在xilinx的ISE仿真调试通过-I have written a verilog HDL small procedures, to achieve the basic function of the task to call the function, useful for beginners. In Xilinx s ISE s
<lg> 在 2024-11-19 上传 | 大小：230kb | 下载：0

[VHDL编程] gei_lei

说明：格雷编码 格雷编码用VHDL编写-Gray coding Gray coding prepared using VHDL
<libo> 在 2024-11-19 上传 | 大小：106kb | 下载：0

[VHDL编程] count24_04

说明：24进制倒计时 24进制倒计时用VHDL编写-24 M 24 M countdown countdown prepared using VHDL
<libo> 在 2024-11-19 上传 | 大小：125kb | 下载：0

[VHDL编程] VHDL

说明：数字系统设计中的全加器、10进制计数器、2-4译码器、摩尔状态机、2-1路选择器的源代码-Digital System Design full adder, 10 hexadecimal counter ,2-4 decoder, Moore state machine ,2-1 MUX source code
<李帆> 在 2024-11-19 上传 | 大小：880kb | 下载：0

[VHDL编程] cordic

说明：cordic verilog 程序及仿真结果 8级流水线-cordic verilog simulation results procedures and eight lines
<elisen> 在 2024-11-19 上传 | 大小：1kb | 下载：0