[VHDL编程] UART_FIFO

说明：用VHDL语言实现内置FIFO的UART，并做时序仿真和功能仿真确定正确与否。-Implement a built in FIFO UART using VHDL language, and do functional simulation and timing simulation to determine correct.
<zk> 在 2025-01-23 上传 | 大小：1.98mb | 下载：0

[VHDL编程] carry_skip_adder_verilog

说明：行波加法器能对两个n位数的各位同时进行加法运算的装置,可由n个一位加法器(全加器)并联而。本程序是它的verilog实现-Line wave and instruments capable of two n-digit device you carry adder, while the n by an adder (full adder) in parallel while. This program is to achieve its
<杜洵> 在 2025-01-23 上传 | 大小：1kb | 下载：0

[VHDL编程] I2C_verilog_bus

说明：I2C总线是一种非常常用的串行总线，它操作简便，占用接口少。本程序介绍操作一个I2C总线接口的EEPROM AT24C02 的方法，使用户了解I2C总线协议和读写方法。-I2C bus is a very common serial bus, it is simple to operate, take up less interface. This procedure describes the method of operatio
<杜洵> 在 2025-01-23 上传 | 大小：4kb | 下载：0

[VHDL编程] FIFO

说明：用VHDL语言实现一种异步FIFO，并做时序仿真和功能仿真检验正确性。-Achieve an asynchronous FIFO using VHDL language, and do functional simulation and timing simulation test accuracy.
<zk> 在 2025-01-23 上传 | 大小：493kb | 下载：0

[VHDL编程] RS(204-188)decoder

说明： rs_decoder.v（顶层文件）, SyndromeCalc.v（计算伴随式）, BM_KES.v（BM求解关键方程）, Forney.v（Forney算法求误差样值）, CheinSearch.v（搜索错误位置）,ff_mul.v（有限域乘法）。 ROM及初始化文件： rom_inv.v（求逆运算）, rom_power.v（求幂运算）； rom_inv.mif（ROM初始化文件）, rom_po
<杜洵> 在 2025-01-23 上传 | 大小：15kb | 下载：1

[VHDL编程] conv_encode

说明：本设计是一个基于FPGA的咬尾卷积码编码器设计，要求使用verilog语言编写编码器模块，通过编译和综合，并通过matlab和modelsim仿真对比验证设计结果。-The design is an FPGA-based tail-biting convolutional code encoder design requires the use verilog language encoder module, through compi
<郭婷> 在 2025-01-23 上传 | 大小：18.69mb | 下载：0

[VHDL编程] fpgahdl_xilinx-edk.tar

说明：xilinx zynq 7000 FPGA demo-xilinx zynq 7000 FPGA demo
<xujin2002ji> 在 2025-01-23 上传 | 大小：15.85mb | 下载：0

[VHDL编程] fpga-nois

说明：里面包含fpga的4个noic核 verilog(i2c,rs232,can,8051)。测试过不错-Which contains the four noic nuclear fpga verilog (i2c, rs232, can, 8051). Tested good
<feixue> 在 2025-01-23 上传 | 大小：8.74mb | 下载：0

[VHDL编程] fir_verilog_matlab

说明：本设计是基于FPGA的一个FIR低通滤波器设计，要求使用Verilog语言编写滤波器模块，通过编译和综合，并通过Matlab和modelsim联合仿真验证设计结果。-This design is a FIR low-pass filter design based on FPGA, use Verilog to program filter module, and joint simulation by Matlab and mode
<郭婷> 在 2025-01-23 上传 | 大小：1.29mb | 下载：0

[VHDL编程] FPGA_Uart

说明：FPGA程序，verilog HDL语言编写，包含AD转换和串口发送程序，由于AD芯片种类繁多时序迥异，故主要参考串口发送程序。本程序使用quartus ii 13.0 编写。-FPGA procedures, verilog HDL language, includes an AD converter and serial transmission program, since a wide range of AD chip timi
<suchenguang> 在 2025-01-23 上传 | 大小：661kb | 下载：0

[VHDL编程] FPGA_cymometer

说明：FPGA程序，verilog HDL语言编写，提供了一种频率计的实现方式，开发环境为Quartus ii 13.0，初学verilog HDL语言的同学可以参考下-FPGA procedures, verilog HDL language, provides a way to achieve a frequency meter, development environment for Quartus ii 13.0, beginner
<suchenguang> 在 2025-01-23 上传 | 大小：3.39mb | 下载：0

[VHDL编程] digitalvoltemterdesign

说明：FPGA的关于数字电压计的设计源代码，已验证可行-FPGA on the digital voltmeter design source code, has been proven feasible
<田> 在 2025-01-23 上传 | 大小：10kb | 下载：0