[VHDL编程] QII_Intro_CN

说明：FPGA的入门教程，每一个都有说明，按照说明仔细的练习可以很快掌握FPGA-FPGA introductory tutorial, each with a descr iption, follow the instructions carefully exercises can quickly grasp the FPGA
<王自> 在 2025-02-01 上传 | 大小：22.43mb | 下载：0

[VHDL编程] UDA1345TS_CODEC

说明：this the audio codec controller for UDA1345TS-this is the audio codec controller for UDA1345TS
<andre> 在 2025-02-01 上传 | 大小：3.48mb | 下载：0

[VHDL编程] main

说明：采用现场可编程逻辑器件（FPGA）制作，利用EDA软件中的verilog HDL硬件描述语言控制进行控制，然后烧写实现.按键7~1分别用于七个音符的发音（DO，RE，MI，FA，SO，LA，SI），同时LED灯点亮。按键8和9用于控制乐曲的播放，可以选择三个曲子的播放。-Using field-programmable logic device (FPGA) production, the use of EDA software ver
<> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] key_led_locked_CME

说明：国产FPGA京微雅格程序，按键、灯、加密，经测试。-Domestic micro-FPGA Beijing Jager procedures, buttons, lights, encryption, tested.
<bozai> 在 2025-02-01 上传 | 大小：2.07mb | 下载：1

[VHDL编程] PreAmp_VHDL

说明：VHDL Implementation for controlling Pre-amplifier of Spartan 3E
<Ryan> 在 2025-02-01 上传 | 大小：1.77mb | 下载：0

[VHDL编程] sw_debounce

说明：Lesson 9 BJ-EPM240学习板实验2——按键消抖实验-Key debounce
<卢磊> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] flash-led

说明：利用verilog语言实现fpga硬件下一个简单的流水灯试验,三只灯实现流水操作,一只实现闪烁操作,非常好的入门参考经典实例-Language verilog fpga hardware utilization under a simple light water experiment, three lights to achieve pipelined to achieve a flashing operation, a very g
<havi> 在 2025-02-01 上传 | 大小：118kb | 下载：0

[VHDL编程] FPGA(QII)

说明：数字信号发生器，FPGA做的仿真程序，包含三角波、锯齿波、正弦波、方波等共六种波形。-FPGA AND alter SIN SAN JIAO BO JUCHIBO FANG BO
<小华> 在 2025-02-01 上传 | 大小：4mb | 下载：0

[VHDL编程] MFSK-VHDL

说明：基于VHDL硬件描述语言，完成对基带信号的MFSK调制-Based on the VHDL hardware descr iption language, complete baseband signal MFSK modulation
<MOHAMAD> 在 2025-02-01 上传 | 大小：62kb | 下载：0

[VHDL编程] motor-VHDL

说明：步进电机定位控制系统，VHDL程序与仿真-Stepper motor positioning control system procedures and VHDL simulation
<MOHAMAD> 在 2025-02-01 上传 | 大小：5kb | 下载：0

[VHDL编程] FSK-VHDL

说明：基于VHDL硬件描述语言，对基带信号进行FSK调制-VHDL hardware descr iption language based on FSK modulation baseband signal
<MOHAMAD> 在 2025-02-01 上传 | 大小：51kb | 下载：0

[VHDL编程] wtut_ver.ZIP

说明：码表程序，完整的verilog工程文件，完整的工程设计流程，包含时序约束，ip核的嵌入，以及DCM模块的使用-Stopwatch program, complete verilog project file, complete engineering design process, including the timing constraints, ip nuclear embedding, as well as the use of
<luojian> 在 2025-02-01 上传 | 大小：455kb | 下载：0