[VHDL编程] RCQ208_V3_24TFT

说明：Quartus NIOS例程，控制320*240TFT液晶显示，包括汉字、字符显示及显示缓存SDRAM控制驱动-Quartus NIOS routines, control 320* 240TFT LCD, including Chinese characters, character display and display control drive cache SDRAM
<天天向上> 在 2025-02-01 上传 | 大小：15.62mb | 下载：0

[VHDL编程] emifa_ram

说明：FPGA与DSP的EMIF通信，EMIF的RAM这方面相应的程序-FPGA and DSP EMIF communication
<jijie> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] ReactionTimer

说明：Reaction Timer verilog code, can be downloaded on texas NEXYS2 or NEXYS3 board to test the reaction time by pressing the buttons.
<WPI> 在 2025-02-01 上传 | 大小：3kb | 下载：0

[VHDL编程] FIFO

说明：This a simple example of FIFO(first in and first out) module written in verilog code-This is a simple example of FIFO (first in and first out) module written in verilog code
<WPI> 在 2025-02-01 上传 | 大小：10kb | 下载：0

[VHDL编程] PNgenerator

说明：This is a simple example of PNgenerator which use the clock signal inside the NEXYS3 board.This is basically a 8-bit PN number added by 256. The initial value cannot be all zeroes.
<WPI> 在 2025-02-01 上传 | 大小：9kb | 下载：0

[VHDL编程] Binary_to_BCD_Converter

说明：This is a binary to BCD convert designed by using the “shift and add-3 algorithm”. The verilog code of basic cell add-3 is also included in this file.
<WPI> 在 2025-02-01 上传 | 大小：9kb | 下载：0

[VHDL编程] StopWatch

说明：This a simple verilog code for stopwatch undre xlinx ISE webpack based for NEXYS3 board.-This is a simple verilog code for stopwatch undre xlinx ISE webpack based for NEXYS3 board.
<WPI> 在 2025-02-01 上传 | 大小：10kb | 下载：0

[VHDL编程] Counter

说明：Counter in VHDL using Xilinx ISE
<Sai Kiran> 在 2025-02-01 上传 | 大小：244kb | 下载：0

[VHDL编程] seg7_driver

说明：verilog七段数码管驱动，显示内容可以自己更改。-verilog segment digital tube driver
<毛昱枫> 在 2025-02-01 上传 | 大小：175kb | 下载：0

[VHDL编程] Basys2UserTest

说明：由digilent生产的basys2开发板用户测试程序VHDL版-Produced by the digilent basys2 development board user testing procedures VHDL version
<毛昱枫> 在 2025-02-01 上传 | 大小：357kb | 下载：0

[VHDL编程] ADS8325

说明：ADS8253，8位串行高速AD转换芯片的FPGA驱动程序，verilog语言版本-ADS8253, 8-bit serial high-speed AD converter chip FPGA driver, verilog language version
<毛昱枫> 在 2025-02-01 上传 | 大小：781kb | 下载：0

[VHDL编程] gen_divd

说明：FPGA分频器，verilog语言版本，通过实例化参数实现任意整数倍分频-FPGA divider, verilog language version, by instantiating an arbitrary integer multiple parameters Divide
<毛昱枫> 在 2025-02-01 上传 | 大小：1kb | 下载：0