[VHDL编程] cmi

说明：运行于Altera Cyclone FPGA平台,由VHDL编写的NRZ到CMI编码和CMI到NRZ解码程序。-Running on Altera Cyclone FPGA platform, VHDL prepared NRZ to CMI CMI to NRZ encoding and decoding procedures.
<qiao> 在 2025-02-01 上传 | 大小：485kb | 下载：0

[VHDL编程] Manchester

说明：运行于Altera Cyclone FPGA平台,由VHDL编写的NRZ到曼彻斯特编码和曼彻斯特编码到NRZ解码程序。-Running on Altera Cyclone FPGA platform, consisting in VHDL coding NRZ to Manchester and Manchester encoding to NRZ decoding process.
<qiao> 在 2025-02-01 上传 | 大小：323kb | 下载：0

[VHDL编程] FPGA-verlog-SRAM

说明：FPGA verlog SRAM -FPGA verlog SRAM aaaaaaaaaaaaaaaaaaaaa
<wsk> 在 2025-02-01 上传 | 大小：1kb | 下载：0

[VHDL编程] zdsylj

说明：自动售饮料机，在quartusII平台上实现verilog源代码。很好用。-Beverage vending machine, quartusII platform to achieve verilog source code. Good use.
<廖飞> 在 2025-02-01 上传 | 大小：209kb | 下载：0

[VHDL编程] fpga-iic

说明：基于FPGA的模拟IIC接口设计与实现，FPGA及片上系统SOPC应用 。-FPGA-based simulation IIC interface design and implementation, FPGA and SOPC System on Chip Applications
<廖飞> 在 2025-02-01 上传 | 大小：1.09mb | 下载：0

[VHDL编程] vga

说明：vga，视频显示源代码，很好用，自己在板子上看看，我用了成功了。-vga, video display source code, very good, and their look on the board, I used a success.
<廖飞> 在 2025-02-01 上传 | 大小：411kb | 下载：0

[VHDL编程] sdram

说明：sdram的quartusii实验源代码，和大家分享。很好用，我在自己的开发板上实现了他的功能，大家试一下。-sdram of quartusii experiment source code, and share. Very good, in my own development board realize his function, we try.
<廖飞> 在 2025-02-01 上传 | 大小：243kb | 下载：0

[VHDL编程] rs232

说明：rs232串口通信实验4位的串口，verilog源代码。-rs232 serial communication experiment 4 serial, verilog source code
<廖飞> 在 2025-02-01 上传 | 大小：186kb | 下载：0

[VHDL编程] dgnszsz

说明：多功能数字钟，在quartusII软件平台上实现的verilog源代码。大家试试看。-Multifunctional digital clock in quartusII software platform to achieve the verilog source code. We try.
<廖飞> 在 2025-02-01 上传 | 大小：492kb | 下载：0

[VHDL编程] hlh

说明：绿灯、黄灯和红灯，交通灯实验veril源代码，与大家分享，在quartusII平台上实现。-Green, yellow and red lights, traffic lights experiment veril source code, to share with you, in quartusII platform.
<廖飞> 在 2025-02-01 上传 | 大小：322kb | 下载：0

[VHDL编程] zwcfq

说明：带置位和复位端的1 位数据锁存器，源代码verilo实现，在quartusII平台上，大家试试看。-With set and reset terminal a data latch, the source code verilo achieve, in the quartusII platform, we try.
<廖飞> 在 2025-02-01 上传 | 大小：174kb | 下载：0

[VHDL编程] HY57V64_control

说明：本代码用verilog而不是直接在nios中用ip核来实现HY57V641620FTP-6的读写，时序完全正确，从串口输出来验证的数据完全正确。附带说明和参考资料。希望对您有帮助。-This code is used instead of directly in verilog ip core nios used to achieve HY57V641620FTP-6 reading and writing, the timing ex
<普尔> 在 2025-02-01 上传 | 大小：15.02mb | 下载：0