[VHDL编程] RISC-Verification

说明：reduced instruction set of computer in verilog
<Nisha> 在 2025-02-07 上传 | 大小：643kb | 下载：0

[VHDL编程] vga

说明：用VHDL写的vga串口实验，已经调试通过。-Vga serial experiments have been written using VHDL debugging through.
<> 在 2025-02-07 上传 | 大小：1.42mb | 下载：0

[VHDL编程] 33-square-root

说明：使用VHDL语言实现33位平方根进位选择加法器，能满足在500M时钟下正确工作，使用DB测试，并通过前仿。-Using VHDL language 33 square root carry select adder, to meet in the 500M clock work correctly, use the DB test, and through imitation.
<王力 > 在 2025-02-07 上传 | 大小：13kb | 下载：1

[VHDL编程] uart_lcd

说明：串口控制LCD1602显示的源码 开发软件：Quartus II 9.0 (32-Bit) 硬件：EP1C12-Serial control the the LCD1602 display of source development software: Quartus II 9.0 (32-Bit) Hardware: EP1C12
<> 在 2025-02-07 上传 | 大小：896kb | 下载：0

[VHDL编程] uart

说明：Verilog 编写全双工UART input clk, // 这个模块的主时钟 input rst, // 同步复位信号 input rx, // 串口接收端口 output tx, // 串口发射端口 input transmit, // 发送信号 input [7:0] tx_byte, // 发送的字节 output received, // 表
<> 在 2025-02-07 上传 | 大小：1kb | 下载：0

[VHDL编程] ps2_keyboard

说明：VErilog编写的PS2键盘读写源码 模块端口的列表： clk, reset, ps2_clk, ps2_data, rx_extended, rx_released, rx_shift_key_on, rx_scan_code, rx_ascii, rx_data_ready, // rx_read_o rx_read, // rx_read_ack_i
<> 在 2025-02-07 上传 | 大小：7kb | 下载：0

[VHDL编程] IIC

说明：通过IIC总线配置AD9883A（Verilog） 硬件：Ep1C12 -The AD9883A (Verilog) hardware via the IIC bus configuration: Ep1C12
<> 在 2025-02-07 上传 | 大小：871kb | 下载：0

[VHDL编程] lab14

说明：DE2平台上实现的数字钟，包含时、分、秒的24小时制时间系统，有校时，准点报时，整点广播等功能。-DE2 platform digital clock, contains, minutes, seconds, 24-hour time system, school, prospective point of time, the whole point of broadcasting.
<DYQ> 在 2025-02-07 上传 | 大小：1.08mb | 下载：0

[VHDL编程] UART-SPI-I2C-VGA

说明：里面有i2c,uart,spi的代码，也是从别的地方下的觉得还不错,，与大家分享一下，做个参考-I2c, uart, spi code inside, but also from elsewhere feel pretty good, and we share with you, to be a reference
<娃娃> 在 2025-02-07 上传 | 大小：493kb | 下载：0

[VHDL编程] num_clock-www.21ic.com

说明：可以在FPGA板上实现数钟的整点报时，闹钟等功能-num_clock 21ic.com
<林哒哒> 在 2025-02-07 上传 | 大小：2.4mb | 下载：0

[VHDL编程] fpga_UDP_NET

说明：fpga驱动dm9000，通过网口向上位机发送数据。底层为verilog，上层Nios为c。-fpga driver dm9000, send data through the network port up crew. The underlying verilog, upper Nios c.
<chensheng> 在 2025-02-07 上传 | 大小：25.38mb | 下载：0

[VHDL编程] uart_send5bytes

说明：CPLD实现串口发五个字节，有校验，验证可用。注释明了-CPLD realization of the serial transceiver five bytes, verification, validation available. Note clear
<杨蕾> 在 2025-02-07 上传 | 大小：3kb | 下载：0