[VHDL编程] Reconfigurablefliter

说明：自己编写的SystemC源代码，拥有五级流水线的可重构图像滤波器，支持两种图像滤波算法，中值滤波和邻域平均滤波，支持算法配置-I have written SystemC source code, the reconfigurable image filter has a five-stage pipeline, supports two types of image filtering algorithms, median filte
<SuperWang> 在 2025-02-08 上传 | 大小：18.11mb | 下载：0

[VHDL编程] A3P600-PQG208

说明：Actel FPGA A3P600最小系统原理图，包含JTAG 、电源和封装 -Actel FPGA A3P600 minimum system schematics, including JTAG, power and packaging
<DAFEI> 在 2025-02-08 上传 | 大小：46kb | 下载：0

[VHDL编程] FSK

说明：推荐一个FSK解调工程，用Actel FPGA 实现的比较通用，VHDL 源代码。-Recommended Actel FPGA implementation FSK demodulator engineering, more generic, VHDL realization.
<DAFEI> 在 2025-02-08 上传 | 大小：2.73mb | 下载：0

[VHDL编程] fdiv

说明：任意分频器，输入任意数可任意分频，效果很好!-Any divider, enter any number can be arbitrarily divide, with good results!
<刘晓> 在 2025-02-08 上传 | 大小：453kb | 下载：0

[VHDL编程] chap3

说明：这是特权同学的实验二 分频计数器的实验代码-this is code about FPGA
<zhangxiao> 在 2025-02-08 上传 | 大小：6kb | 下载：0

[VHDL编程] chap11

说明：这是关于ＦＰＧＡ第十一节的实验代码可以参考　特权同学的深入玩转ＦＰＧＡ一书进行学习-This is the book depth Fun FPGA FPGA section XI of experimental code can refer to the privileged students learning
<zhangxiao> 在 2025-02-08 上传 | 大小：5kb | 下载：0

[VHDL编程] MonitorB

说明：用VHDL写的一个信息监视系统，包括对信息的整形、串并转换和奇偶校验等 还有状态的判断，信息格式的判断等 一个监视器-VHDL write a monitoring system, including the shaping of information, serial-to-parallel conversion and parity status judgment, the judgment of the information f
<xiaok> 在 2025-02-08 上传 | 大小：776kb | 下载：0

[VHDL编程] led_keyscan

说明：verilog文件写的微动按键拨码开关检测代码-verilog file micro key DIP switch detection code
<盛瑞> 在 2025-02-08 上传 | 大小：1kb | 下载：0

[VHDL编程] BCD-youxianbianma

说明：优先编码器，通过VHDL语言实现BCD优先编码的功能-Priority encoder BCD priority encoder function through VHDL language
<victor> 在 2025-02-08 上传 | 大小：1kb | 下载：1

[VHDL编程] BCD-counter

说明：一个2位的BCD码十进制加法计数器电路，输入为时钟信号CLK，进位 输入信号CIN，每个BCD码十进制加法计数器的输出信号为D、C、B、A和进位输出信号COUT，输入时钟信号CLK用固定时钟，进位输入信号CIN. -A 2-bit BCD code decimal adder counter circuit input as the clock signal CLK, a carry input signal CIN, D, C
<victor> 在 2025-02-08 上传 | 大小：1kb | 下载：1

[VHDL编程] shift-register

说明：一个8位的左右移位寄存器电路，输入为时钟信号CLK，方向控制信号D， 输出信号为每个寄存器的状态。 -An 8-bit left and right shift register circuit, the input of the clock signal CLK, the direction control signal D, the output signal of the status of each register.
<victor> 在 2025-02-08 上传 | 大小：1kb | 下载：1

[VHDL编程] clock

说明：时钟分配电路，输入为时钟信号CLK，输出为信号F0~F5，这六个信 号中只允许有一个为高电平，F0、F2、F4的持续时间为2个CLK，F1、F3、F5的持续时间为4个CLK。 -A clock distribution circuit, the input clock signal CLK, the output signal F0 ~~ F5, the six signal only allowed to have a hig
<victor> 在 2025-02-08 上传 | 大小：1kb | 下载：1