[VHDL编程] UART

说明：用verilog实现串口通信程序，通过仿真验证-Serial communication program, is verified by simulation with verilog
<蚩建峰> 在 2025-02-08 上传 | 大小：40kb | 下载：0

[VHDL编程] pll

说明：用verilog实现奇数分频器程序，通过仿真验证-Odd divider program is verified by simulation with verilog
<蚩建峰> 在 2025-02-08 上传 | 大小：230kb | 下载：0

[VHDL编程] digita_clock

说明：spartan 3 7 segment clock display
<asra12> 在 2025-02-08 上传 | 大小：4.12mb | 下载：0

[VHDL编程] SAR_Send

说明：对altera的RS编解码IP核进行仿真，并且写了编解码的控制模块，用verilog实现，通过仿真，编码和解码功能正确。-test of RS code and RS decode,by using quartus ii9.0 with the IP core
<蔡金平> 在 2025-02-08 上传 | 大小：11.72mb | 下载：0

[VHDL编程] VHDL-uart

说明：本程序应用VHDL语言，详细描述了RS232串口协议，包括发送，接收，波特率的产生，模块化编程，对于初学者尤为有宜！-The program in VHDL language, the detailed descr iption of the RS232 serial protocol, including sending, receiving, and baud rate generation, modular programming
<wangsheng> 在 2025-02-08 上传 | 大小：13kb | 下载：0

[VHDL编程] labs_system_verilog_testbench

说明：system verilog testbench 对应代码。-labs for system verilog testbench
<李倩> 在 2025-02-08 上传 | 大小：70kb | 下载：0

[VHDL编程] VHDL_light

说明：设计一个交通灯： 初始四个方向的红灯全亮。延时1秒。 东西方向绿灯亮，南北方向红灯亮。延时5秒。 东西方向黄灯闪，南北方向红灯亮。延时2秒。 东西方向红灯亮，南北方向绿灯亮。延时5秒。 东西方向红灯闪，南北方向黄灯闪。延时2秒。 返回2，继续运行。 紧急情况时手动控制四个方向红灯全亮。之后返回打断时的状态继续。-The design of a traffic light: all bright red lig
<> 在 2025-02-08 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL_piano

说明：设计一个电子琴，8个按键，每键代表一个音符。-Design a keyboard, eight keys, each key represents a note.
<> 在 2025-02-08 上传 | 大小：1kb | 下载：0

[VHDL编程] D

说明：FPGA VERILOG实现 D触发器 -FPGA VERILOG D flip-flop
<李冰> 在 2025-02-08 上传 | 大小：213kb | 下载：0

[VHDL编程] add

说明：FPGA VERILOG 加法器，数码管显示-FPGA VERILOG the Adder, digital tube display
<李冰> 在 2025-02-08 上传 | 大小：419kb | 下载：0

[VHDL编程] div

说明：FPGA VHDL实现 时钟分频一秒 fpga-The FPGA VHDL clocks divide one second
<李冰> 在 2025-02-08 上传 | 大小：289kb | 下载：0

[VHDL编程] fengmingqi

说明：FPGA VHDL实现 分频器一秒 fpga-The FPGA VHDL clocks divide one second
<李冰> 在 2025-02-08 上传 | 大小：353kb | 下载：0