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[VHDL编程] demo_2012_2
说明:KD_CPU,8位实现基本功能的cpu,基于verilog-KD_CPU,8bit CPU with basic functions, base on verilog<Victor> 在 2025-02-08 上传 | 大小:11kb | 下载:0
[VHDL编程] Dragon-Heart_VERILOG.doc
说明:神州龙芯cpu的verilog设计规范,本规范适用于下列三种 Verilog代码文件的编写:1)可综合逻辑部件;2)虚拟部件(Virtual Component--VC);3)测试模块(testbenches)。-The verilog design specification of BLX cpu<Victor> 在 2025-02-08 上传 | 大小:65kb | 下载:0
[VHDL编程] code-water-no-cache
说明:5级流水无cache的cpu代码,基于verilog,串行,两级流水-cpu code with no water nor cache<Victor> 在 2025-02-08 上传 | 大小:12kb | 下载:0