[VHDL编程] I2C_ise7_bak

说明： Uncomment the following library declaration if instantiating any Xilinx primitives in this code. library UNISIM use UNISIM.VComponents.all I2C DRIVE IN VHDL
<mehdi> 在 2025-02-13 上传 | 大小：947kb | 下载：0

[VHDL编程] lcd1602_ise7_bak

说明：THIS CODE VERY GOD FOR DRIVE LCD2X16 THISE CODE IS TESTED CRYSTAL 40MHZ RESET VERY IMPORTANT KEY IN THIS PROGRAM
<mehdi> 在 2025-02-13 上传 | 大小：846kb | 下载：0

[VHDL编程] ps2_ise7_bak

说明：THIS CODE VERY GOD FOR DRIVE PS2 THISE CODE IS TESTED CRYSTAL 40MHZ RESET VERY IMPORTANT KEY IN THIS PROGRAM
<mehdi> 在 2025-02-13 上传 | 大小：729kb | 下载：0

[VHDL编程] UART

说明：IM DESINING VHDL COD EIN IS THIS CODE IS GOD AND TESTIN VERY GOOD
<mehdi> 在 2025-02-13 上传 | 大小：964kb | 下载：0

[VHDL编程] VGA

说明：THIS CODE VERY GOD FOR DRIVE VGA IN CRT MONITOR WITH CPLD AND FPGA
<mehdi> 在 2025-02-13 上传 | 大小：1.44mb | 下载：0

[VHDL编程] MIPS_final-version

说明：以Verilog所撰寫的Booth’s Algorithm Multiplier，可加到NiosII CPU之上，完成一道NiosII CPU的新指令。-Written by Verilog Booth,' s Algorithm Multiplier can be added to the above NiosII CPU to complete a the Nios II CPU command.
<Brandon> 在 2025-02-13 上传 | 大小：9kb | 下载：0

[VHDL编程] pipeline

说明：以Verilog撰寫而成的Booth’s Algorithm Multiplier，並以Pipeline方式實現。-Written in the Verilog Booth' s Algorithm Multiplier, and the Pipeline way.
<Brandon> 在 2025-02-13 上传 | 大小：8kb | 下载：0

[VHDL编程] VHDL

说明：本程序是些用VHDL应用的一些基本程序，有分频器，编译码器等一些基本器件程序-This program is using VHDL applications, some of the basic program, a divider, codecs, etc. some of the basic device program
<李远> 在 2025-02-13 上传 | 大小：4kb | 下载：0

[VHDL编程] QuartusIIb-warning

说明：本文是分析一些在VHDL的编程中碰到的一些问题的解决-This article is the analysis of some of some of the problems encountered in VHDL programming to solve
<李远> 在 2025-02-13 上传 | 大小：9kb | 下载：0

[VHDL编程] FFT_64

说明：自己写的一个64点的FFT，在ISE上测试并做了仿真。-They write a 64-point FFT, the ISE test and do the simulation.
<hou bl> 在 2025-02-13 上传 | 大小：59kb | 下载：0

[VHDL编程] 1602

说明：关于LCD1602的谁用说明，说的比较详细，希望对你有帮助-On LCD1602 who use the instructions that detail, you want to help
<张志刚> 在 2025-02-13 上传 | 大小：589kb | 下载：0

[VHDL编程] address_gen

说明：基于FPGA使用Verilog语言构成的DDS信号发生器-DDS signal generator based on FPGA using Verilog language constitutes
<gaoyang> 在 2025-02-13 上传 | 大小：449kb | 下载：0