[VHDL编程] dds3

说明：有复位的DDS 实现平台为spartan-3e vhdl fpga,输出到led,coe文件由matlab产生-Reset the DDS platform spartan 3e VHDL fpga, output to led coe file from matlab
<朱飞亚> 在 2025-02-27 上传 | 大小：1.96mb | 下载：0

[VHDL编程] lfm_ambi

说明：线性调频信号chirp lfm信号的模糊函数 matlab编写 -Linear frequency modulated signal ambiguity function of the signal of the chirp lfm Matlab prepared
<朱飞亚> 在 2025-02-27 上传 | 大小：1kb | 下载：0

[VHDL编程] decoder

说明：基本门电路和译码器试验，含quartus8.0工程，源码，仿真和详细操作步骤，适合初学者上手。-Basic gate circuit and decoder tests, including quartus8.0 engineering, source code, simulation and detailed steps for beginners to get started.
<lifan> 在 2025-02-27 上传 | 大小：794kb | 下载：0

[VHDL编程] DCM

说明：fpga DCM使用教程 好几个文档 帮助您一次学会使用DCM-fpga the DCM using the tutorial a few documents to help you first learn to use the DCM
<朱飞亚> 在 2025-02-27 上传 | 大小：2.1mb | 下载：0

[VHDL编程] uart_receive_send_verilog

说明：自己写的串口quartus8.0工程，串口收发virilog程序，在EP1C3T144C8芯片验证运行成功，时钟频率50Mhz，波特率115200.-Own write serial quartus8.0-engineering serial transceiver virilog program runs successfully verified, in EP1C3T144C8 chip clock frequency of 50M
<lifan> 在 2025-02-27 上传 | 大小：491kb | 下载：0

[VHDL编程] 8b10b

说明：8b/10b编解码模块，VHDL语言设计，经过编译，里面有测试平台以及文档。不可错过哦！-The 8b/10b encoding and decoding modules, VHDL language design, compilation, there are test platforms, and documentation. Not miss it!
<西门吹雪> 在 2025-02-27 上传 | 大小：68kb | 下载：0

[VHDL编程] PWM_1

说明：4路PWM波精确输出。上位机串口控制，可用于各种需要PWM的场合 -4 PWM wave accurate output.PC serial port control, can be used for a variety of occasions need PWM
<莫枭雄> 在 2025-02-27 上传 | 大小：4kb | 下载：0

[VHDL编程] example_mgt_top

说明：用于光纤传输，详细叙述了整个过程的实现，以及时钟的实现。用来实现光纤传输过程编码-For optical fiber transmission, described in detail the whole process of implementation, and the clock to achieve. The process of coding for optical fiber transmission
<王强> 在 2025-02-27 上传 | 大小：7kb | 下载：0

[VHDL编程] i2cslave_latest.tar

说明：I2C Slave Core in VHDL
<pop> 在 2025-02-27 上传 | 大小：1.24mb | 下载：0

[VHDL编程] MillerDecoder.v

说明：射频识别系统RFID（Radio Frequency Identification）由电子标签、阅读器和应用系统三部分构成-rfid Electronic label
<汪文明> 在 2025-02-27 上传 | 大小：1kb | 下载：0

[VHDL编程] pipeline_code

说明：实现了MIPS五级流水CPU,用verilog语言实现-MIPS CPU verilog
<王博千> 在 2025-02-27 上传 | 大小：15kb | 下载：0

[VHDL编程] cycle_code

说明：verilog实现了MIPS多周期（5周期）的CPU-verilog MIPS 5 cylce
<王博千> 在 2025-02-27 上传 | 大小：15kb | 下载：0