[VHDL编程] cordiac

说明：cordiac reconfigrable archi
<senthilraj> 在 2025-03-05 上传 | 大小：421kb | 下载：0

[VHDL编程] complex_fixed_mulacc_upld

说明：使用DSP48E进行连续8数据乘累加的Verilog代码，通过DSP48E模式的控制减少所需DSP48E的个数-verilog hdl for consecutive 8 data input multi-accumulation
<陶龙远> 在 2025-03-05 上传 | 大小：2kb | 下载：0

[VHDL编程] lbs_fpga_upld

说明：利用FPGA实现与powerpc的localbus数据接口代码。用verilog实现-localbus interface with PowerPC using Verilog
<陶龙远> 在 2025-03-05 上传 | 大小：3kb | 下载：0

[VHDL编程] System-Verilog-for-Verification

说明：System Verilog for Verification，第二版，Chris Spear著的，对System Verilog的仿真与验证描述的很详细-System Verilog for Verification，Second Edition
<陶龙远> 在 2025-03-05 上传 | 大小：1.9mb | 下载：0

[VHDL编程] encoder_using_if.v

说明：this is a verilog code of encoder using if statement.
<soumojit acharyya> 在 2025-03-05 上传 | 大小：1kb | 下载：0

[VHDL编程] pri_encoder_using_if.v

说明：this is a verilog source code for priority encoder using if statement.
<soumojit acharyya> 在 2025-03-05 上传 | 大小：1kb | 下载：0

[VHDL编程] ram_sp_ar_sw.v

说明：this is a verilog source code for Single Port RAM Synchronous Read/Write.
<soumojit acharyya> 在 2025-03-05 上传 | 大小：1kb | 下载：0

[VHDL编程] ram_sp_sr_sw.v

说明：this is a verilog source code for Single Port RAM Synchronous Read/Write.
<soumojit acharyya> 在 2025-03-05 上传 | 大小：1kb | 下载：0

[VHDL编程] ram_dp_sr_sw.v

说明：this is a verilog source code for Dual Port RAM Synchronous Read/Write.
<soumojit acharyya> 在 2025-03-05 上传 | 大小：1kb | 下载：0

[VHDL编程] VHDL-design-example

说明：用VHDL设计数字系统实例，VHDL写的一些实例，如波形发生器等-Using VHDL to design digital system examples, written in VHDL some examples, such as waveform generator
<sunny> 在 2025-03-05 上传 | 大小：448kb | 下载：0

[VHDL编程] 8-Horner_s-Algorithm-

说明：horners algorithm method for to use in VLSI and matlab
<Sabz> 在 2025-03-05 上传 | 大小：108kb | 下载：0

[VHDL编程] 03-Time-Division-Multiplexing

说明：use this for various time division multiplexing
<Sabz> 在 2025-03-05 上传 | 大小：448kb | 下载：0