[VHDL编程] simple-16-bitvhdl-cpu

说明：central processing unit for processor using vhdl
<pradeep> 在 2025-03-05 上传 | 大小：3kb | 下载：0

[VHDL编程] fpga64_029

说明：fpga 64 bit using memories
<pradeep> 在 2025-03-05 上传 | 大小：103kb | 下载：0

[VHDL编程] uart-user-guid

说明：uart 使用指南，以及协议介绍，对verilog vhdl编程大有裨益-uart user guid
<陈凯> 在 2025-03-05 上传 | 大小：251kb | 下载：0

[VHDL编程] datasheet

说明：16 bit multiplexer datasheet
<pradeep> 在 2025-03-05 上传 | 大小：276kb | 下载：0

[VHDL编程] VHDL_Divider

说明：该文档详细介绍了用VHDL语言实现分数分频器和积分分频器，以及50 占空比的奇数分频和非50 占空比的奇数分频。-This document details the odd fractional divider and integral divider, and 50 duty cycle with VHDL divider and an odd number of non-50 duty cycle divide.
<林子> 在 2025-03-05 上传 | 大小：377kb | 下载：0

[VHDL编程] VHDL

说明：滤波器的c语言实现，有较好的验证，能够运行的滤波器C语言-Filter c language, better validation, able to run the filter C language
<许震> 在 2025-03-05 上传 | 大小：18.96mb | 下载：0

[VHDL编程] FIR---ALEX

说明：Filter c language, better validation, able to run the filter C language-FIR filter VHDL, you can use, though a bit......
<许震> 在 2025-03-05 上传 | 大小：7.94mb | 下载：0

[VHDL编程] PCME1

说明：通常的CRC算法在计算一个数据段的CRC值时，其CRC值是由求解每个数值的CRC值的和对CRC寄存器的值反复更新而得到的。这样，求解CRC的速度较慢。通过-#define CRCCCITT 0x1021 　　#define CCITT-REV 0x8408 　　#define CRC16 0x8005 　　#define CRC16-REV 0xA001
<malimin> 在 2025-03-05 上传 | 大小：34kb | 下载：0

[VHDL编程] CRC.C

说明：下面以最常用的CRC-16为例来说明其生成过程。 　　CRC-16码由两个字节构成，在开始时CRC寄存器的每一位都预置为1，然后把CRC寄存器与8-bit的数据进行异或(异或：二进制运算 相同为0，不同为1；0^0=0 0^1=1 1^0=1 1^1=0)， 　　之后对CRC寄存器从高到低进行移位，在最高位（MSB）的位置补零，而最低位（LSB，移位后已经被移出CRC寄存器）如果为1，则把寄存器与预定义的多项式码进行异或，否
<malimin> 在 2025-03-05 上传 | 大小：11kb | 下载：0

[VHDL编程] v91SysGen

说明：audio program in spartan6 FPGA
<mapeng> 在 2025-03-05 上传 | 大小：2kb | 下载：0

[VHDL编程] Example-codes

说明：example code of vhdl
<senthilraj> 在 2025-03-05 上传 | 大小：6.4mb | 下载：0

[VHDL编程] bus_multiplex_6to1_upld

说明：利用vertex5 FPGA内部DSP48E做高速六通道数据总线切换Verilog-bus switching using DSP48E in Vertex-5
<陶龙远> 在 2025-03-05 上传 | 大小：2kb | 下载：0