说明：用 vhdl 语言设计 8 位数码扫描显示电路，显示输出数据直接在程序中给出。增加 8 个 4 位锁存器作为输出显示数据缓冲器，由外部输入8个待显示的十六进制数。-Design with vhdl language display 8-bit digital scanning circuit, display output data are given directly in the program. Increased eight 4 <釉雪Dreamer> 在 2025-03-17 上传
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说明：用 vhdl 设计含异步清零和同步时钟使能的十进制加法计数器。再用 vhdl 设计含异步清零和同步时钟使能的十进制加减可控计数器。
-With vhdl design with asynchronous clear and synchronous clock enable decimal up counter. Vhdl design and then synchronize with asynchronous clear and <釉雪Dreamer> 在 2025-03-17 上传
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说明：基于VHDL的数字倍频器设计，这里只提供个算法，希望对你的编程有所启发。-Vhdl based on the number of times the frequency of the design,Here only to provide an algorithm, hope for your programming has been inspired.
<杜维轩> 在 2025-03-17 上传
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说明：个人整理了一些quartus II 中常用的宏模块，里面有他们的功能介绍，希望对大家有用。-Individuals compiled some commonly used macros quartus II module, which have their functional descr iption, want to be useful. <杜维轩> 在 2025-03-17 上传
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说明：这是个基于dds的正弦波发生器的程序，用vhdl语言编写， 希望对大家有用。 -This is a sine wave generator based on dds program, using vhdl language, want to be useful. <杜维轩> 在 2025-03-17 上传
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说明：本设计为32位数字相位累加器，门级描述的Verilog代码。其中，acc32bit.v为顶层文件，full_add1.v为一位全加器的门级描述模块，flop.v为触发器的门级描述模块。-The design for the 32-bit digital phase accumulator, gate-level descr iption of the Verilog code. Which, acc32bit.v as top-leve <吴亮> 在 2025-03-17 上传
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