[VHDL编程] Arith_cores.tar

说明：算术处理器的VERILOG hdl的源代码
<maliang> 在 2024-11-16 上传 | 大小：21kb | 下载：0

[VHDL编程] ps2core.tar

说明：ps2接口的verilog hdl源代码
<maliang> 在 2024-11-16 上传 | 大小：14kb | 下载：0

[VHDL编程] wb_vga.tar

说明：vga显示控制器的veriloghdl硬件实现语言的源代码-vga display controller hardware realize veriloghdl language source code
<maliang> 在 2024-11-16 上传 | 大小：41kb | 下载：0

[VHDL编程] vhdl--timer

说明：关于基于fpga的，数字化时钟vhdl实现源程序，推荐大家下载仿真实现。-On the FPGA-based, digital clock source VHDL realize recommend everyone to download simulation.
<sxd> 在 2024-11-16 上传 | 大小：6kb | 下载：0

[VHDL编程] ModelSimSEfangzhen

说明：modesim的时序仿真和功能仿真!从简单的开始,一步一步的教大家怎么用!-modesim timing simulation and functional simulation! from simple to start, step by step and teach everyone how to use them!
<段正伟> 在 2024-11-16 上传 | 大小：843kb | 下载：0

[VHDL编程] testfreq

说明：利用示波器的X和Y通道输出采样波形图形 注：显示两个周期。扫频频率100Hz-Oscilloscope using X and Y channel outputs sampled waveform graphics Note: the two cycles. Sweep frequency 100Hz
<张勋> 在 2024-11-16 上传 | 大小：1.14mb | 下载：0

[VHDL编程] GAL

说明：一个组合逻辑实例,完成地址选择,读写信号产生等时序-Examples of a combinational logic to complete the address of choice, to read and write timing signal generator, etc.
<张彦峰> 在 2024-11-16 上传 | 大小：27kb | 下载：0

[VHDL编程] chuzuche

说明：此程序为出租车计价器，配合凌阳61板和液晶模组可模仿出租车计价器，并可对其公里、价格自己进行设定-This procedure Taximeter with Sunplus 61 panels and LCD modules Taximeter replicable, and its kilometers, set their own prices
<wendy> 在 2024-11-16 上传 | 大小：10.66mb | 下载：0

[VHDL编程] veriloguartrx

说明：verilogHDL编写的串口检测程序，自己写的，相对其他的代码，本程序比较简短，初学者容易掌握。-verilogHDL prepared by serial testing procedures, their own writing, compared with other code, the procedure relatively brief, easy to grasp for beginners.
<> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] JTD

说明：在maxplusII平台上开发的一个交通等内核，该文件中有多个版本，为实现交通灯的不同功能，同时后续版本也是对前面版本的修改与优化，基于verilog HDL语言-MaxplusII platform in the development of a transport kernel, the document has multiple versions, in order to realize the different functio
<孙炜> 在 2024-11-16 上传 | 大小：1.13mb | 下载：0

[VHDL编程] phasemeasure

说明：本代码为一个相位控制器的源程序，可以实现移项，调幅，调频功能，该代码包含两个部分，一部分是由8051内核单片机构成的人机界面控制，令一部分是由fpga构成的相位数据处理，双方通过8位数据口线进行通信，通信协议为我自己所编写不具有通用性，该代码实现了8051与fpga的简单通信与协作，同时发挥了不同平台各自的优势，8051控制，fpga做算法-The code for a phase controller source code, you
<孙炜> 在 2024-11-16 上传 | 大小：650kb | 下载：0

[VHDL编程] sheji

说明：verilog设计练习进阶 对初学者来说 是对所学知识不错的检验 让你在思考问题的同时所获更多-Advanced Verilog Design practice for beginners is a good knowledge of the test so that you are thinking at the same time received more
<唐星> 在 2024-11-16 上传 | 大小：99kb | 下载：0