[VHDL编程] POC-Project

说明：系统总线与打印机之间的借口：并行输出控制器POC的设计。涉及POC与CPU，POC与printer之间的握手操作。-Between the system bus and an excuse for the printer: parallel output controller POC design. Involved in POC and CPU, POC and the printer handshake between the op
<ilmf> 在 2025-03-23 上传 | 大小：626kb | 下载：0

[VHDL编程] ALUandControl

说明：用verilogHDL编写的ALU功能实现以及控制信号的产生，还附有波形仿真测试的源文件-Written by verilogHDL ALU function realization and control signal generation, but also with a simulation test of the source waveform
<dele> 在 2025-03-23 上传 | 大小：92kb | 下载：0

[VHDL编程] VHDLTESTBENCH

说明：本文档对编写vhdl的testbench具有很大的参考价值，偶那个多方面考虑的-The preparation of this document, the testbench vhdl of great reference value, even considering that many
<rjt> 在 2025-03-23 上传 | 大小：795kb | 下载：0

[VHDL编程] LIP7101CORE_Handheld_Bike_Computer

说明：Handheld Bike computer verilog code
<jc> 在 2025-03-23 上传 | 大小：662kb | 下载：0

[VHDL编程] LIP6921CORE_decss

说明：Encry Decry DECESS verilog code
<jc> 在 2025-03-23 上传 | 大小：660kb | 下载：0

[VHDL编程] Synchronous-sampling

说明：飞行试验同步采样规则，主要用于固态记录仪的研发-Synchronous sampling test flight rules, mainly for the development of solid-state recorder
<易> 在 2025-03-23 上传 | 大小：185kb | 下载：0

[VHDL编程] LIP6911CORE_dct_4

说明：DCT Verilog source code
<jc> 在 2025-03-23 上传 | 大小：2.14mb | 下载：0

[VHDL编程] LIP6903CORE_CSC_RGB2YUV

说明：CSC RGB2YUV Verilog source code
<jc> 在 2025-03-23 上传 | 大小：247kb | 下载：0

[VHDL编程] SD_SPI

说明：sd卡spi接口的verilog程序，quartus2,全部调好能已经应用于SD卡模块。-sd card spi interface verilog program, quartus2, all tuned to have been used in SD card module.
<洪传荣> 在 2025-03-23 上传 | 大小：2.58mb | 下载：0

[VHDL编程] modelsim-timing-analysis

说明：自己整理的一个关于如何使用modelsim进行功能仿真，时序仿真和布局布线的后仿真的文档，例子是抄的，针对的版本是modelsim se6.2b-Their finishing a feature on how to use modelsim for simulation, timing simulation and post-layout simulation of the document, copy the example is
<雍振强> 在 2025-03-23 上传 | 大小：689kb | 下载：0

[VHDL编程] song

说明：当在CLK12MHZ输入12MH，在clk4hz输入4hz时，扬声器就会播放第一首《一生有你》，再经过按键1和按键2，可以选择其他三首歌曲，例如《隐形的翅膀》等 同时有个led显示高音调，一个数码管显示播放时的第几音调，一个数码管显示此刻播放第几首歌曲-When CLK12MHZ input 12MH, in clk4hz input 4hz, the speaker will play the first song, "
<钟祥> 在 2025-03-23 上传 | 大小：365kb | 下载：0

[VHDL编程] 9.59

说明：实现9分59秒的记时功能 当输入1Hz的脉冲时，且START置1时，能正常记时，当将RESET置1时，可以实现复位功能 当将STOP置1时，可以停止记时，记时的能记到9分59秒-9 minutes and 59 seconds to achieve when the mind functions when the input pulse 1Hz, and START is set to 1, to normal mind, an
<钟祥> 在 2025-03-23 上传 | 大小：15kb | 下载：0