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[VHDL编程] wanyongbiao
说明:EDA的课程设计,可以实现带有两位分和两位秒的四位数码表显示-EDA curriculum design can be achieved with two minutes and two seconds, four digital table shows<SCC> 在 2025-03-15 上传 | 大小:1kb | 下载:0
[VHDL编程] design_dds_based_on_verilog
说明:基于verilog hdl 的DDS设计-The DDS-based design of verilog hdl<yangyang> 在 2025-03-15 上传 | 大小:388kb | 下载:0
[VHDL编程] fft_design_in_VHDL
说明:Useful goods for FFT design I colected. Maybe useful for you. best wishes-Useful goods for FFT design I colected. Maybe useful for you. best wishes<小鸟动人> 在 2025-03-15 上传 | 大小:1.36mb | 下载:0
[VHDL编程] DE2_Web_Server
说明:此文件是altera公司发布的基于DE2开发板的-web例程,能实现DE2开发板与计算机之间的信息传输,采用vhdL语言编写。-This file is Announces altera DE2 development board based on the-web routine, to achieve DE2 development board and the transfer of information between compu<郝蕾> 在 2025-03-15 上传 | 大小:2.62mb | 下载:0
[VHDL编程] multi-function_waveform_generator
说明:实现4种常见波形正弦、三角、锯齿、方波(A、B)的频率、幅度可控输出(方波 --A的占空比也是可控的),可以存储任意波形特征数据并能重现该波形,还可完成 --各种波形的线形叠加输出。 -4 sine wave to achieve common, triangle, sawtooth, square wave (A, B) the frequency and amplitude controlled output (squa<卫亮> 在 2025-03-15 上传 | 大小:11kb | 下载:0
[VHDL编程] Rake_Receiver
说明:用Verilog HDL语言实现一个Rake接收机的最大比合并准则,其中3路输入数据是并行相关输出-Verilog HDL language with a Rake receiver maximum ratio combining criteria, of which 3 related to the parallel input data is output<张茂磊> 在 2025-03-15 上传 | 大小:1kb | 下载:1