资源列表
[VHDL编程] dds-design
说明:fpga实现dds,实现任意波形输出信,设计代码verilog-dds fpga realization<cc> 在 2025-03-15 上传 | 大小:1kb | 下载:0
[VHDL编程] stratixIII_3sl150_dev_TSE_SGMII_v1
说明:该程序实现altera开发板 stratix III 3S150通过以太网与pc之间通信。 使用Quartus II和Nios II 设计。 因为altera官方没有这块板子的正确网卡与pc通信的程序,-Overall This example works at 1000M/100M/10M Base SGMII mode on SIII 3S150 Kit. Designed by Quartus II/IP Cores/<杨庆育> 在 2025-03-15 上传 | 大小:6.91mb | 下载:0
[VHDL编程] SystemVerilog
说明:关于SYSTEMVERILOG的语法,一些例子-About SYSTEMVERILOG syntax, examples and so on. . . . . . .<胡刚> 在 2025-03-15 上传 | 大小:48.08mb | 下载:0
[VHDL编程] Xilinx_FPGA_design_tips
说明:华为FPGA设计高级技巧Xilinx篇 华为FPGA设计高级技巧Xilinx篇-Xilinx FPGA design tips for Huawei Huawei articles Xilinx FPGA design article advanced techniques<tao> 在 2025-03-15 上传 | 大小:1.63mb | 下载:0
[VHDL编程] WATERMARKING_FPGA_BITSTREAM_FOR_IP_PROTECTION
说明:WATERMARKING FPGA BITSTREAM FOR IP PROTECTION<tao> 在 2025-03-15 上传 | 大小:420kb | 下载:0
[VHDL编程] verilog_testbench_genetator
说明:这是一个perl程序 只需要在cmd中运行,参数为你的Verilog名字 功能是:半自动生成Verilog的testbench,提高编码效率-#-----READ ME of verilog_tb_generate.pl----------------------| # | #-----copyright<zishan> 在 2025-03-15 上传 | 大小:2kb | 下载:0
[VHDL编程] lab3_group27
说明:数字电路的基本门,有register,fulladder,还有一个洗衣机的控制程序-The basic digital circuit gates, register, fulladder, there is a washing machine control program<都是> 在 2025-03-15 上传 | 大小:301kb | 下载:0
[VHDL编程] music.v
说明:用VHDL硬件描述语言在CPLD实现播放音乐-VHDL hardware descr iption language used for playing music in the CPLD<jiajinying> 在 2025-03-15 上传 | 大小:1kb | 下载:0