[VHDL编程] sdram_controller_latest.tar

说明：sdram_controller_latest.tar.gz -it is memory DDR controller, but it has 8 bit only data bus wide ,and hasn’t independents clock for source read-write data and ddr + controller size. Wrote on the VHDL language.-sdram_cont
<Andrei> 在 2025-03-04 上传 | 大小：30kb | 下载：0

[VHDL编程] wb_async_mem_bridge_latest.tar

说明：wb_async_mem_bridge_latest.tar.gz- it is controller without independents sources clock . Only write or read case synchronization for WB controller interface bus.(computable with WB interface protocol).-wb_async_mem_bridg
<rozenan> 在 2025-03-04 上传 | 大小：72kb | 下载：0

[VHDL编程] zbt_sram_controller_latest.tar

说明：zbt_sram_controller_latest.tar.gz- pipeline “ NO WAIT” state bus SRAM model.-zbt_sram_controller_latest.tar.gz- pipeline “ NO WAIT” state bus SRAM model.
<rozenan> 在 2025-03-04 上传 | 大小：386kb | 下载：0

[VHDL编程] jk

说明：触发器设计范例，JK触发器的VHDL实现-Trigger for example, JK flip-flop of VHDL implementation
<宋茜> 在 2025-03-04 上传 | 大小：285kb | 下载：0

[VHDL编程] comparator_4

说明：基于VHDL的数值比较器，通过此比较器实现思想，可以扩展到更多位的-VHDL-based numerical comparator, the comparator through the implementation of this idea can be extended to more places
<宋茜> 在 2025-03-04 上传 | 大小：272kb | 下载：0

[VHDL编程] mux4

说明：基于VHDL的四位加法器的实现，通过此加法器的设计，可以扩展到更多位的加法器的设计-VHDL-based implementation of the four adder, through the design of this adder, can be extended to more bits Adder
<宋茜> 在 2025-03-04 上传 | 大小：265kb | 下载：0

[VHDL编程] ADC

说明：ACTEL FUSION STARTKIT FPGA 开发板例程，实现16通道的adc转换控制 adc精度12位 / 10位 可调 -ACTEL FUSION STARTKIT FPGA development board routines, to achieve 16-channel control of adc adc conversion precision 12-bit/10 adjustable
<zhangyujun> 在 2025-03-04 上传 | 大小：477kb | 下载：0

[VHDL编程] dual_RAM

说明：actel fusion startkit FPGA开发板试验例程，可实现2k8的双口ram，实现数据存储，缓冲。包含verilog HDL 语言源码-actel fusion startkit FPGA development board test routines, can be realized 2k8' s dual-port ram, achieving data storage, buffer. Language so
<zhangyujun> 在 2025-03-04 上传 | 大小：594kb | 下载：0

[VHDL编程] RTC

说明：actel fpga开发板fusion startkit实验例程，包含完整工程文件几verilog HDL 源码-actel fpga development board fusion startkit test routines, including the complete works of several verilog HDL source file
<zhangyujun> 在 2025-03-04 上传 | 大小：2.13mb | 下载：0

[VHDL编程] fast-crc_latest.tar

说明：5x4Gbps CRC generator designed with standard cells
<aliakbar> 在 2025-03-04 上传 | 大小：4.55mb | 下载：0

[VHDL编程] SPI

说明：STC5A60S2单片机SPI通讯源程序，有需要的可以联系我-STC5A60S2 microcontroller SPI communication, the source program needs to contact me
<jiajia> 在 2025-03-04 上传 | 大小：115kb | 下载：0

[VHDL编程] 287eb141911b

说明：用VHDL编写的usb控制器，能实现usb的读写控制及片选。-Prepared using VHDL usb controller, usb reading and writing to achieve control and chip select.
<曾强> 在 2025-03-04 上传 | 大小：4kb | 下载：0