资源列表
[VHDL编程] experiment7
说明：频率计。我们EDA技术实用教程课程的实验7-Frequency counter. We EDA technology practical course curriculum experiment 7<童长威> 在 2025-02-13 上传 | 大小：153kb | 下载：0
[VHDL编程] experiment1
说明：VHDL实验一，利用原理图输入法设计4位全加器-VHDL test 1, use of schematic input 4-bit full adder design<童长威> 在 2025-02-13 上传 | 大小：484kb | 下载：0
[VHDL编程] experiment4_play
说明：VHDL实验四，设计一个异步清零和同步时钟使能的4位加法计数器-VHDL Experiment 4, an asynchronous reset and synchronous design clock enable 4-bit adder counter<童长威> 在 2025-02-13 上传 | 大小：191kb | 下载：0
[VHDL编程] experiment5_1
说明：VHDL实验5，七段数码显示译码器设计。1）用VHDL设计7段数码管显示译码电路，并在VHDL描述的测试平台下对译码器进行功能仿真，给出仿真的波形。-VHDL Lab 5, Seven-Segment Display Decoder. 1) design using VHDL 7 segment LED display decoder circuit, and the VHDL descr iption of the decoder u<童长威> 在 2025-02-13 上传 | 大小：140kb | 下载：0
[VHDL编程] experiment6
说明：VHDL课程实验6，数控分频器的设计。对应不同的输入信号，预置数（初始计数值）设定不同的值，计数器以此预置数为初始状态进行不同模值的计数，当计数器的状态全为1时，计数器输出溢出信号。用计数器的溢出信号作为输出信号或输出信号的控制值，使输出信号的频率受控于输入的预置数-VHDL course experiment 6, NC Divider. Corresponding to different input signals, the se<童长威> 在 2025-02-13 上传 | 大小：186kb | 下载：0
[VHDL编程] fpga_led_clock
说明：最近用verilog编写的数字时钟显示代码，已在FPGA开发板上跑过。-Recently prepared with digital clock display verilog code ran in FPGA development board.<陈洁> 在 2025-02-13 上传 | 大小：1kb | 下载：0
[VHDL编程] shuzizhong
说明：VHDL语言编写的数字钟的模拟程序，可以实现定时，时分秒的显示等-Digital clock written in VHDL simulation process can be achieved regularly, minutes and seconds of display time<xiaoxiao> 在 2025-02-13 上传 | 大小：1.57mb | 下载：0
[VHDL编程] processor
说明：processor design istruction load pipeline ,hazard<oiwehfoiwaefhp> 在 2025-02-13 上传 | 大小：41kb | 下载：0
[VHDL编程] I2C_ise9migration
说明：IIC 的Verilog实现，工程是在Xilinx的ISE9.1上实现的-IIC of the Verilog implementation project was implemented on Xilinx' s ISE9.1<赵文武> 在 2025-02-13 上传 | 大小：230kb | 下载：0
[VHDL编程] QuadE-ResponderBasedOnVHDL
说明：基于VHDL语言开发的四路电子抢答器，开发环境为MAX-Plus2-VHDL language development based on four electronic answering device<hmy> 在 2025-02-13 上传 | 大小：90kb | 下载：0