[VHDL编程] C_ADDSUB_V1_0

说明：针对xilinx器件的重要库文件，能够加快基于xilinx器件的工程开发，提高系统的性能。-For important library xilinx devices, to accelerate project development based on xilinx devices to improve system performance.
<spetrel> 在 2024-05-20 上传 | 大小：4096 | 下载：0

[VHDL编程] C_COMPARE_V1_0

说明：针对Xilinx器件的关键库文件，该库文件实现了比较器的功能，能够加快项目的进度！-The key database file for Xilinx devices, the library implements the comparator function, to expedite the progress of the project!
<spetrel> 在 2024-05-20 上传 | 大小：4096 | 下载：0

[VHDL编程] aes_-vhdl

说明：aes encription coding in vhdl language
< kassem.abboud> 在 2024-05-20 上传 | 大小：10240 | 下载：0

[VHDL编程] AES128

说明：AES128 encription vhdl code
< kassem.abboud> 在 2024-05-20 上传 | 大小：3075072 | 下载：0

[VHDL编程] t3_sdram

说明：完成sdram读写操作，并附有测试脚本文件，已通过后仿验证。该程序主要包括上电初始化模块，刷新模块，读、写模块等，并采用FSM控制所有模块，完成数据的读写操作-Sdram read and write operations to complete, with a test scr ipt file has been verified through simulation. The program includes power-on in
<宋国志> 在 2024-05-20 上传 | 大小：7437312 | 下载：0

[VHDL编程] pg054-7series-pcie

说明：赛灵思 7系列pcie设计，官方参考资料-xilinx 7 series FPGA PCIe design， reference
<凯一> 在 2024-05-20 上传 | 大小：5145600 | 下载：0

[VHDL编程] sin

说明：产生正弦波 相位，频率，精度可调，实在没得写，凑字数-Generates a sine wave phase, frequency, precision adjustable, it did not have to write, Minato words
<周> 在 2024-05-20 上传 | 大小：5120 | 下载：0

[VHDL编程] ac701-pcie-rdf0225-2013.2-c

说明：赛灵思7系列开发板ac701，PCIE参考设计，VHDL/Verilog，开发环境Vivado-xilinx 7 series design Kit AC701 PCIe reference design. VHDL/Verilog, design environment Vivado
<凯一> 在 2024-05-20 上传 | 大小：3809280 | 下载：0

[VHDL编程] mux16

说明：基于FPGA的verilog编写的乘法器-FPGA-based multiplier verilog prepared
<张毅> 在 2024-05-20 上传 | 大小：138240 | 下载：0

[VHDL编程] sd_controller.v

说明：SD卡的IP核，Verilog代码编写，与MCU挂载后实现SD卡的读写数据。-SD card IP core,programmed by verilog,link to MCU can R/W data to the SD card.
<王景民> 在 2024-05-20 上传 | 大小：236544 | 下载：0

[VHDL编程] t4_fifo

说明：FIFO的verilog与VHDL的实现，并与FIFO的IP核做对比，为了方便大家学习，每个文件均附有测试脚本文件，希望对大家有用。-The FIFO verilog and VHDL implementation with FIFO IP core to do comparison, in order to facilitate learning, each file with a test scr ipt file, we want
<宋国志> 在 2024-05-20 上传 | 大小：234496 | 下载：0

[VHDL编程] t1_bin2bcd

说明：二进制转BCD的verilog程序，实现二进制数到BCD的转换，该程序具有节约FPGA的内部逻辑资源等特点- Binary to BCD s verilog procedures to achieve binary number to BCD conver
<宋国志> 在 2024-05-20 上传 | 大小：458752 | 下载：0