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SPI_Verilog
- SPI的verilog 核
SPI_verilog
- 基于摩托罗拉单片机MC68HC11E的SPI总线的verilog实现 -Motorola single-chip based on the SPI bus MC68HC11E Verilog implementation
spi_verilog.tar
- spi接口的详细设计和逻辑实现，完全可以使用，供大家学习和参考-spi interface and logic to achieve the detailed design, can be used for your study and reference
spi_verilog
- 实现SPI MASTER功能，并有仿真代码和仿真结果。-To achieve SPI MASTER function, and a simulation code and simulation results.
spi_verilog
- spi接口的verilogHDL编码，用于fpga与单片机的spi总线通讯-spi interface verilogHDL coding
spi_verilog
- SPI协议Verilog HDL程序，内含testbench 文件
spi_verilog
- SPI protocol using veilog HDL
SPI_Verilog
- SPI串行总线接口的VHDL代码，详细讲解实现过程。-SPI serial bus interface VHDL realization elaborate on the realization of the process.
SPI_Verilog
- SPI的Verilog实现(非常的全面和详细，还带有SPI算法的注解-SPI Verilog
SPI_VERILOG
- SPI串行总线接口的Verilog实现.pdf 通过FPGA实现-The Verilog implementation of the SPI serial bus interface. Pdf FPGA implementation
spi_verilog
- 使用verilog编写的spi传输模块，已经通过验证，有仿真文件，可以传输信息。-Prepared using verilog spi transmission module, has been validated with simulation files, you can transfer information.
spi_verilog
- verilog语言实现，SPI接口传输协议。-verilog，SPI interface transfer protocol
spi_verilog
- spi接口设计源代码，实现了spi的接口电路，便于硬件升级-spi interface design
spi_verilog
- 开发语言Verilog,实现spi总线控制，内部有顶层文件，仿真文件等。-Development language Verilog, realize spi bus control, internal top-level file, simulation files.
spi_verilog
- 在SPI操作中，最重要的两项设置就是时钟极性（CPOL或UCCKPL）和时钟相位（CPHA或UCCKPH）。时钟极性设置时钟空闲时的电平，时钟相位设置读取数据和发送数据的时钟沿。 主机和从机的发送数据是同时完成的，两者的接收数据也是同时完成的。所以为了保证主从机正确通信，应使得它们的SPI具有相同的时钟极性和时钟相位。 -In more details: 1. The master pulls SSEL down to
spi_verilog
- spi通信协议的设计参考，对于初学者可以以此为参考进行设计，代码可在仿真软件中验证（modelsim、VCS等）。-Spi communication protocol design reference for beginners can be used as a reference design, the code can be verified in the simulation software (modelsim, VCS, e
spi_core_dsp_s3ean_kits_latest.tar
- spi 的详细实现 ，包含测试代码，全面(Detailed implementation of SPI, including test code, comprehensive)