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智能卡技术
- 目录 第1章 智能卡概述 1.1 智能卡基础 1.1.1 什么是智能卡 1.1.2 智能卡的分类 1.1.3 IC卡与磁卡的比较 1.1.4 智能卡应用系统的构成要素 1.2 智能卡的用卡过程 1.2.1 智能卡的生存周期 1.2.2 智能卡的用卡过程 1.3 智能卡的安全性 1.3.1 威胁信息安全的因素 1.3.2 智能卡的安全技术 1.4 智能卡的国际标准 1.5 智能卡的
fengshan
- 一、功能要求：多档调速、转页或摇头控制、定时控制。本设计完全满足以上要求。 二、设计思路： 1、主控CPU采用M8； 2、双向可控硅调速电路，在一定的周期内关闭部分周期，实现调整目的； 3、转页或摇头电机用双向可控硅直接开关； -First, the functional requirements: multi-speed file transfer page or shaking his head control,
CPUdesign
- 计算机组成原理实验多时钟周期CPU设计，包含VHDL代码的设计，实验电路图，实验详细截图。-Computer component experiments designed more CPU clock cycles, including VHDL code design, test circuit, test detailed screenshots.
MultiCLKCPU
- 本设计实现了多周期CPU的设计，运行环境是quatrus2；该多周期CPU可以处理22条32位指令（具体指令见源码，绝不坑人）。压缩包内含有源代码，程序模块表和实验报告以及详细的设计图，是学习verilog的好材料啊。-The Design and Implementation of a multi-cycle CPU design, operating environment is quatrus2 the multi-cycle
CPU
- 一个多周期CPU的完整设计，quartus平台，Verilog实现，内含实验报告，和详细的各模块功能表-Complete a multi-cycle CPU design, quartus platform, Verilog implementation, includes lab reports, and a detailed menu of each module
CPU
- 多周期CPU设计，使用Verilog HDL语言编程，实现MIPS的指令系统。-CPU design with verilog hdl language.Instructions from MIPS.Something in detial is not perfect.
16F716[CH]
- 单片机内核特征： • 高性能RISC CPU • 只有35 条单字节指令 - 除了程序分支指令为双周期指令外，其它所有 指令均为单周期指令 • 工作速度：DC - 20 MHz 时钟输入 DC - 200 ns 指令周期 • 中断能力（多达7 个内部/ 外部中断源） • 8级深度硬件堆栈 • 直接、间接和相对寻址方式 特殊单片机特征：
singlePcyclePMIPS2
- 多周期MIPS实现的CPU设计方案，包括源码-MIPS multi-cycle
mulitcpu
- 用verilog HDL语言或者VHDL语言来编写，实现多时钟周期CPU的设计。能够完成以下二十二条指定（均不考虑虚拟地址和Cache，并且默认为小端方式）： add rd, rs, rt addu rd, rs, rt addi rt, rs, imm addiu rt, rs, imm sub rd, rs, rt subu rd, rs, rt nor rd, rs, rt xori rt, rs,
mips--cpu
- 本文基于32位 MIPS CPU的体系架构，采用Xilinx ISE 9.1i软件，通过使用Verilog语言编写了32位MIPS单周期和多周期CPU的程序，完成了其逻辑设计并进行了仿真测试。-Based on a 32 MIPS CPU architectures using the Xilinx ISE 9.1i software, write a 32-MIPS, single cycle and multi-cycle CPU
LC2K
- Litter computer的VHDL实现，是一个多时钟周期CPU的设计实现。-It is a design of CPU of "little computer" in VHDL.
mipsfiles
- 多周期的cpu 中alu模块设计 打算打打msn代码三年大开杀戒-cpu alu
MIPS-and-CPU-design-and-simulation
- 兼容MIPS指令集的CPU设计与仿真 处理器架构为多周期，指令用32为字长（取指占一个周期），4k的存储器（指令存储器和数据存储器分开），IO与存储器统一编制，能支持20条指令以上-MIPS instruction set compatible CPU design and simulation
CPU
- 使用Verilog HDL语言完成一个简单的多周期MIPS微处理器的设计-Using Verilog HDL language to complete a simple multi-cycle MIPS microprocessor design
CPU1
- 一个简单的多周期的基于MIPS的CPU设计-cpu VHDL
m_cycle_mips
- verilog设计的5状态多周期mips -multiple cycle mips CPU design of Verilog
mul_cycle_cpu_1
- 多周期CPU设计详细代码及在ISE下面的仿真(Multi cycle CPU design detailed code and simulation)
前导零CPU
- 在多周期CPU的基础上设计一个前导0检测程序。(A preamble 0 detection program is designed on the basis of multi period CPU.)
Final_final_test
- 五级流水CPU设计 流水线是数字系统中一种提高系统稳定性和工作速度的方法，广泛应用于高档CPU的架构中。根据MIPS处理器的特点，将整体的处理过程分为取指令（IF）、指令译码（ID）、执行（EX）、存储器访问（MEM）和寄存器会写（WB）五级，对应多周期的五个处理阶段。一个指令的执行需要5个时钟周期，每个时钟周期的上升沿来临时，此指令所代表的一系列数据和控制信息将转移到下一级处理。(Five level flow CPU design
2017级计算机组成原理课程设计任务1--CPU设计实验
- 学习计算机组成原理的必备利器 用实际操作来亲身感受计算机的内部工作原理(A necessary tool for learning the principle of computer composition Experience the inner workings of a computer with actual operation)