文件名称:MIPS-and-CPU-design-and-simulation
- 所属分类：
- 微处理器(ARM/PowerPC等)
- 资源属性：
- [ASM] [源码]
- 上传时间：
- 2013-09-13
- 文件大小：
- 2.23mb
- 下载次数：
- 0次
- 提 供 者：
- 王*
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- 下载说明：
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介绍说明－－下载内容均来自于网络，请自行研究使用
兼容MIPS指令集的CPU设计与仿真
处理器架构为多周期，指令用32为字长（取指占一个周期），4k的存储器（指令存储器和数据存储器分开），IO与存储器统一编制，能支持20条指令以上-MIPS instruction set compatible CPU design and simulation
处理器架构为多周期，指令用32为字长（取指占一个周期），4k的存储器（指令存储器和数据存储器分开），IO与存储器统一编制，能支持20条指令以上-MIPS instruction set compatible CPU design and simulation
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下载文件列表
computer_design\design\110\123.cr.mti
...............\......\...\123.mpf
...............\......\...\memfile.dat
...............\......\...\mips.v
...............\......\...\mips.v.bak
...............\......\...\regfile.dat
...............\......\...\transcript
...............\......\...\vsim.wlf
...............\......\...\work\alu\verilog.asm
...............\......\...\....\...\_primary.dat
...............\......\...\....\...\_primary.vhd
...............\......\...\....\...control\verilog.asm
...............\......\...\....\..........\_primary.dat
...............\......\...\....\..........\_primary.vhd
...............\......\...\....\controller\verilog.asm
...............\......\...\....\..........\_primary.dat
...............\......\...\....\..........\_primary.vhd
...............\......\...\....\datapath\verilog.asm
...............\......\...\....\........\_primary.dat
...............\......\...\....\........\_primary.vhd
...............\......\...\....\exmemory\verilog.asm
...............\......\...\....\........\_primary.dat
...............\......\...\....\........\_primary.vhd
...............\......\...\....\flop\verilog.asm
...............\......\...\....\....\_primary.dat
...............\......\...\....\....\_primary.vhd
...............\......\...\....\....en\verilog.asm
...............\......\...\....\......\_primary.dat
...............\......\...\....\......\_primary.vhd
...............\......\...\....\......r\verilog.asm
...............\......\...\....\.......\_primary.dat
...............\......\...\....\.......\_primary.vhd
...............\......\...\....\mips\verilog.asm
...............\......\...\....\....\_primary.dat
...............\......\...\....\....\_primary.vhd
...............\......\...\....\.ux2\verilog.asm
...............\......\...\....\....\_primary.dat
...............\......\...\....\....\_primary.vhd
...............\......\...\....\...4\verilog.asm
...............\......\...\....\....\_primary.dat
...............\......\...\....\....\_primary.vhd
...............\......\...\....\regfile\verilog.asm
...............\......\...\....\.......\_primary.dat
...............\......\...\....\.......\_primary.vhd
...............\......\...\....\top\verilog.asm
...............\......\...\....\...\_primary.dat
...............\......\...\....\...\_primary.vhd
...............\......\...\....\zerodetect\verilog.asm
...............\......\...\....\..........\_primary.dat
...............\......\...\....\..........\_primary.vhd
...............\......\...\....\_info
...............\......\mips.v
...............\......beq\110\123.cr.mti
...............\.........\...\123.mpf
...............\.........\...\memfile.dat
...............\.........\...\mips.v
...............\.........\...\mips.v.bak
...............\.........\...\regfile.dat
...............\.........\...\transcript
...............\.........\...\vsim.wlf
...............\.........\...\work\alu\verilog.asm
...............\.........\...\....\...\_primary.dat
...............\.........\...\....\...\_primary.vhd
...............\.........\...\....\...control\verilog.asm
...............\.........\...\....\..........\_primary.dat
...............\.........\...\....\..........\_primary.vhd
...............\.........\...\....\controller\verilog.asm
...............\.........\...\....\..........\_primary.dat
...............\.........\...\....\..........\_primary.vhd
...............\.........\...\....\datapath\verilog.asm
...............\.........\...\....\........\_primary.dat
...............\.........\...\....\........\_primary.vhd
...............\.........\...\....\exmemory\verilog.asm
...............\.........\...\....\........\_primary.dat
...............\.........\...\....\........\_primary.vhd
...............\.........\...\....\flop\verilog.asm
...............\.........\...\....\....\_primary.dat
...............\.........\...\....\....\_primary.vhd
...............\.........\...\....\....en\verilog.asm
...............\.........\...\....\......\_primary.dat
...............\.........\...\....\......\_primary.vhd
...............\.........\...\....\......r\verilog.asm