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SC-DSC
- 数字通信系统的设计及其性能和所传输的数字信号的统计特性有关。所谓 加扰技术，就是不增加多余度而扰乱信号，改变数字信号的统计特性，使其近 似于白噪声统计特性的一种技术。这种技术的基础是建立在反馈移位寄存器序 列（伪随机序列）理论之上的。解扰是加扰的逆过程，恢复原始的数字信号。 如果数字信号具有周期性，则信号频谱为离散的谱线，由于电路的非线 性，在多路通信系统中，这些谱线对相邻信道的信号造成串扰。而短周期信号 经过扰码器后，周期序列变长，谱
FPGA_bit_clock_data_recovery
- 基于FPGA的新型数据位同步时钟提取(CDR)实现方法
HDB3byVHDL
- 基于VHDL语言的HDB3码编译码器的设计 HDB3 码的全称是三阶高密度双极性码，它是数字基带传输中的一种重要码型，具有频谱中无直流分量、能量集中、提取位同步信息方便等优点。HDB3 码是在AMI码(极*替转换码)的基础上发展起来的，解决了AMI码在连0码过多时同步提取困难的问题
333
- 针对位同步问题，提出了一种基于基函数分解的开环位定时估计算法。该算法首先利用基函数分解的结果进行相关运算，将本地参考信号波形和接收信号波形的定时偏差缩小到T/4以内；再根据相关运算提供的角度信息进行精确的位同步估计。该算法不需要提取载波相位信息，复杂度较低。仿真结果表明该算法具有较好的估计精度
weifenqi
- 微分器：利用数字锁相环进行位同步信号提取的关键模块
SC-DSC
- 数字通信系统的设计及其性能和所传输的数字信号的统计特性有关。所谓 加扰技术，就是不增加多余度而扰乱信号，改变数字信号的统计特性，使其近 似于白噪声统计特性的一种技术。这种技术的基础是建立在反馈移位寄存器序 列（伪随机序列）理论之上的。解扰是加扰的逆过程，恢复原始的数字信号。 如果数字信号具有周期性，则信号频谱为离散的谱线，由于电路的非线 性，在多路通信系统中，这些谱线对相邻信道的信号造成串扰。而短周期信号 经过扰码器后，周期序列变长，谱
FPGA_bit_clock_data_recovery
- 基于FPGA的新型数据位同步时钟提取(CDR)实现方法-New FPGA-based data bit sync clock extraction (CDR) method
HDB3byVHDL
- 基于VHDL语言的HDB3码编译码器的设计 HDB3 码的全称是三阶高密度双极性码，它是数字基带传输中的一种重要码型，具有频谱中无直流分量、能量集中、提取位同步信息方便等优点。HDB3 码是在AMI码(极*替转换码)的基础上发展起来的，解决了AMI码在连0码过多时同步提取困难的问题-Based on the VHDL language code HDB3 codecs design HDB3 code name is the t
333
- 针对位同步问题，提出了一种基于基函数分解的开环位定时估计算法。该算法首先利用基函数分解的结果进行相关运算，将本地参考信号波形和接收信号波形的定时偏差缩小到T/4以内；再根据相关运算提供的角度信息进行精确的位同步估计。该算法不需要提取载波相位信息，复杂度较低。仿真结果表明该算法具有较好的估计精度-For bit synchronization, a basis function-based decomposition of the ope
weifenqi
- 微分器：利用数字锁相环进行位同步信号提取的关键模块-Differentiator: the use of digital phase-locked loop for bit synchronous signal extraction of key modules
synchronization
- 各种同步实验及系统设计。包括：同步载波提取、帧同步信号提取实验、位同步信号提取实验以及衰落信道帧同步电路设计与实现和位同步的提取方法设计。-Various synchronization experiment and system design. Including: synchronous carrier extraction, fr a me synchronization signal extraction experiments
weitongbu
- 数字锁相环实现位同步信号的提取,含电路图，和源代码-Digital phase-locked loop to achieve bit synchronization signal extraction, including schematics, and source code
weitongbu
- 用数字锁相环实现位同步信号提取，包含各个模块的电路设计程序。-To achieve bit synchronization with digital phase-locked loop signal extraction, each module contains the circuit design process.
Synchronization_signal_extraction_circuit
- 同步信号提取电路，本设计采用锁相法实现位同步-Synchronization signal extraction circuit, the design method used to achieve bit synchronization lock
BitSynchronization
- 位同步信号提取，用verilog实现，经FPGA实验-Bit synchronization signal extraction, with verilog implementation
weitb
- 在数字通信中，通常直接从接收到的数字信号中提取位同步信号，这种直接法按其提取同步信号的方式，大致可分为滤波法和锁相法。锁相法是指利用锁相环来提取位同步信号的方法，本设计方案就是基于锁相环的位同步提取方法，能够比较快速地提取位同步时钟，并且设计简单，方便修改参数。采用Quartus II设计软件对系统进行了仿真试验，并用Altera的Cyclone II系列FPGA芯片Ep2c5予以实现。-In digital communication
basys2
- BASYS2 board,FPGA，实现M12序列的生成并加在低频二进制信号上（输入信号），之后实现了位同步提取。-BASYS2 board, FPGA, to achieve M12 sequence generation and added to the low-frequency binary signal (input signal), and then to achieve the bit synchronization ex
zhen1
- 本文设计的数字分接器是由帧同步提取模块、位同步提取模块、帧同步移位和时序信号恢复模块、分路器模块、串/并转换电路模块五部分组成-Digital tapping machine is designed in this paper by the fr a me synchronization extraction module, a synchronous extraction module, the displacement of fr
MATLAB-bit-tongbu-tiqu
- 一种基于matlab的位同步提取方法，通过微分，滤波提取信号-a new matlab system
wei
- 实现位同步提取的代码部分，使用Verilog语言编程。(Implementing the code part of the bit synchronization extraction)