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文件名称:adder

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • 上传时间：
  • 2018-04-26
  • 文件大小：
  • 1kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 心向远***
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

实现了加法器功能，包含testbench(Implements the adder function)
相关搜索： verilog
加法器

(系统自动生成,下载前可以参看下载内容)

下载文件列表

文件名大小更新时间
add_tb.v 846 2015-07-03
full_add.v 314 2015-07-03
half_add.v 123 2015-07-03
add.v 138 2015-07-03

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