文件名称:PLL

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • 上传时间:
  • 2018-04-28
  • 文件大小:
  • 213kb
  • 下载次数:
  • 0次
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  • 小猪仔***
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介绍说明--下载内容均来自于网络,请自行研究使用

本次的设计主要任务是学会调用锁相环 IP 核,并对其进行仿真,
具体要求如下:(1)熟练掌握调用锁相环 IP 核的详细步骤。将 50M
的时钟分成 20MHz 和 100MHz 两个时钟(2)对锁相环进行仿真,验证
调用的锁相环的正确性。(The main task of this design is to learn to call the phase-locked loop IP core.)
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II
verilog
hdl

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文件名大小更新时间
PLL 0 2018-04-27
PLL\db 0 2018-04-27
PLL\db\logic_util_heursitic.dat 0 2018-04-01
PLL\db\mypll_altpll.v 4720 2018-04-01
PLL\db\pll.(0).cnf.cdb 993 2018-04-01
PLL\db\pll.(0).cnf.hdb 699 2018-04-01
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PLL\db\pll.(1).cnf.hdb 1224 2018-04-01
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PLL\db\pll.(2).cnf.hdb 1026 2018-04-01
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PLL\db\pll.(3).cnf.hdb 982 2018-04-01
PLL\db\pll.cbx.xml 199 2018-04-01
PLL\db\pll.cmp.rdb 9299 2018-04-01
PLL\db\pll.cmp_merge.kpt 208 2018-04-01
PLL\db\pll.db_info 139 2018-04-27
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PLL\db\pll.hif 2801 2018-04-01
PLL\db\pll.ipinfo 288 2018-04-27
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PLL\db\pll.lpc.rdb 486 2018-04-01
PLL\db\pll.lpc.txt 1960 2018-04-01
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PLL\db\pll.map.kpt 348 2018-04-01
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PLL\db\pll.map.rdb 1304 2018-04-01
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PLL\db\pll.map_bb.hdb 9850 2018-04-01
PLL\db\pll.map_bb.logdb 4 2018-04-01
PLL\db\pll.pre_map.hdb 18964 2018-04-01
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PLL\db\pll.root_partition.map.reg_db.cdb 193 2018-04-01
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PLL\db\pll.sgdiff.hdb 15858 2018-04-01
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PLL\db\pll.smart_action.txt 5 2018-04-01
PLL\db\pll.syn_hier_info 0 2018-04-01
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PLL\db\pll.tmw_info 58 2018-04-27
PLL\incremental_db 0 2018-04-01
PLL\incremental_db\compiled_partitions 0 2018-04-01
PLL\incremental_db\compiled_partitions\pll.db_info 139 2018-04-01
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PLL\incremental_db\compiled_partitions\pll.root_partition.map.hbdb.sig 32 2018-04-01
PLL\incremental_db\compiled_partitions\pll.root_partition.map.hdb 11361 2018-04-01
PLL\incremental_db\compiled_partitions\pll.root_partition.map.kpt 351 2018-04-01
PLL\incremental_db\README 653 2018-04-01
PLL\mypll.ppf 545 2018-04-01
PLL\mypll.qip 444 2018-04-01
PLL\mypll.v 16638 2018-04-01
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PLL\mypll_inst.v 138 2018-04-01
PLL\node 0 2018-04-01
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PLL\node\pll.v 230 2018-04-01
PLL\node\pll_tb.v 336 2018-04-01
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PLL\pll.qws 674 2018-04-27
PLL\pll_nativelink_simulation.rpt 957 2018-04-26
PLL\simulation 0 2018-04-01
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PLL\simulation\modelsim\pll_run_msim_rtl_verilog.do.bak3 645 2018-04-18
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PLL\simulation\modelsim\rtl_work\mypll\_primary.dbs 2358 2018-04-26
PLL\simulation\modelsim\rtl_work\mypll\_primary.vhd 301 2018-04-26
PLL\simulation\modelsim\rtl_work\mypll_altpll 0 2018-04-26
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PLL\simulation\modelsim\rtl_work\mypll_altpll\verilog.psm 15936 2018-04-26
PLL\simulation\modelsim\rtl_work\mypll_altpll\_primary.dat 2051 2018-04-26
PLL\simulation\modelsim\rtl_work\mypll_altpll\_primary.dbs 1720 2018-04-26

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