文件名称:CPU_Verilog
- 所属分类：
- VHDL编程
- 资源属性：
- [VHDL] [源码]
- 上传时间：
- 2017-07-07
- 文件大小：
- 12kb
- 下载次数：
- 0次
- 提 供 者：
- fairch*******
- 相关连接：
- 无
- 下载说明：
- 别用迅雷下载，失败请重下，重下不扣分！
介绍说明－－下载内容均来自于网络，请自行研究使用
此代码完成了流水线CPU的设计。其中有ALU，控制模块，UART等verilog代码。(This code completes the design of pipelined CPU)
(系统自动生成,下载前可以参看下载内容)
下载文件列表
ALU.v
compare.v
control.v
CPU.v
CPU_pipe.v
DataMem.v
Forward.v
Hazard.v
Peripheral.v
p_reg.v
regfile.v
rom.v
top.v
UART.v
compare.v
control.v
CPU.v
CPU_pipe.v
DataMem.v
Forward.v
Hazard.v
Peripheral.v
p_reg.v
regfile.v
rom.v
top.v
UART.v