文件名称:JTAG_Example0_Verilog
- 所属分类：
- VHDL编程
- 资源属性：
- [PDF]
- 上传时间：
- 2017-07-06
- 文件大小：
- 377kb
- 下载次数：
- 0次
- 提 供 者：
- ZhouG******
- 相关连接：
- 无
- 下载说明：
- 别用迅雷下载，失败请重下，重下不扣分！
介绍说明－－下载内容均来自于网络，请自行研究使用
一个Verilog的JTAG程序例子，包括完整的说明文档和源文件。(tap_top.v
This file is part of the JTAG Test Access Port (TAP)
http://www.opencores.org/projects/jtag/
Author(s): Igor Mohor (igorm@opencores.org))
This file is part of the JTAG Test Access Port (TAP)
http://www.opencores.org/projects/jtag/
Author(s): Igor Mohor (igorm@opencores.org))
(系统自动生成,下载前可以参看下载内容)
下载文件列表
JTAG_Example02
JTAG_Example02\Boundary-Scan Architecture.pdf
JTAG_Example02\doc
JTAG_Example02\doc\jtag.pdf
JTAG_Example02\doc\src
JTAG_Example02\doc\src\jtag.doc
JTAG_Example02\rtl
JTAG_Example02\rtl\verilog
JTAG_Example02\rtl\verilog\tap_defines.v
JTAG_Example02\rtl\verilog\tap_top.v
JTAG_Example02\Boundary-Scan Architecture.pdf
JTAG_Example02\doc
JTAG_Example02\doc\jtag.pdf
JTAG_Example02\doc\src
JTAG_Example02\doc\src\jtag.doc
JTAG_Example02\rtl
JTAG_Example02\rtl\verilog
JTAG_Example02\rtl\verilog\tap_defines.v
JTAG_Example02\rtl\verilog\tap_top.v