文件名称:pipelines

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • 上传时间:
  • 2018-03-07
  • 文件大小:
  • 10kb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 小李***
  • 相关连接:
  • 下载说明:
  • 别用迅雷下载,失败请重下,重下不扣分!

介绍说明--下载内容均来自于网络,请自行研究使用

将组合逻辑系统地分割,并在各个部分之间插入寄存器,并暂存中间数据的方法。
将一个大操作分解成若干的小操作,每一步小操作的时间较小,所以能提高频率,各小操作能并行执行,所以能提高数据吞吐率。(A method to divide the combined logical system into a register and temporarily store the intermediate data between the parts.
A large operation is decomposed into a number of small operations, each small operation time is small, so can increase the frequency, each small operation can be executed in parallel, so can improve the data throughput rate.)
相关搜索: verilog
pipeline

(系统自动生成,下载前可以参看下载内容)

下载文件列表

文件名大小更新时间
pipelines\rtl\pipelines.v 1556 2011-03-24
pipelines\synth\pipeline.lso 6 2011-03-22
pipelines\synth\pipeline.ptwx 17226 2011-03-24
pipelines\synth\pipeline.stx 0 2011-03-24
pipelines\synth\pipeline.unroutes 154 2011-03-24
pipelines\synth\pipeline.xpi 46 2011-03-24
pipelines\synth\pipeline_map.mrp 61702 2011-03-24
pipelines\synth\synth.xise 5470 2011-03-24
pipelines\rtl 0 2011-04-30
pipelines\synth 0 2011-04-30
pipelines 0 2011-04-30

相关说明

  • 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
  • 本站是交换下载平台,提供交流渠道,下载内容来自于网络,除下载问题外,其它问题请自行百度更多...
  • 请直接用浏览器下载本站内容,不要使用迅雷之类的下载软件,用WinRAR最新版进行解压.
  • 如果您发现内容无法下载,请稍后再次尝试;或者到消费记录里找到下载记录反馈给我们.
  • 下载后发现下载的内容跟说明不相乎,请到消费记录里找到下载记录反馈给我们,经确认后退回积分.
  • 如下载前有疑问,可以通过点击"提供者"的名字,查看对方的联系方式,联系对方咨询.

相关评论

暂无评论内容.

发表评论

*主  题:
*内  容:
*验 证 码:

源码中国 www.ymcn.org