文件名称:project2
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基于Verilog在quartus平台上搭建的串口通信模型，适用于初学者。本实验所用RXD的波特率为9600，TXD波特率为9600×16，1位起始位，8位数据位（ASCII码），1位停止位，无奇偶校检位。接收数据时，至少连续采样8个周期都是“0”后，才认定为起始位，之后每隔16个周期取一次数据。(Verilog based on the quartus platform to build a serial communication model, suitable for beginners.)
相关搜索： quartus
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下载文件列表
| 文件名 | 大小 | 更新时间 |
|---|---|---|
| project2\FPGAtest.qar | 18634 | 2016-07-09 |
| project2\Key_RXD_TXD.qar | 22826 | 2016-07-09 |
| project2\ReceiveModule.qar | 20968 | 2016-07-09 |
| project2\SendModule.qar | 19594 | 2016-07-09 |
| project2\telecontrol.qar | 34212 | 2016-07-09 |
| project2 |