文件名称:dds6_ise12migration

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • 上传时间:
  • 2017-11-21
  • 文件大小:
  • 3.25mb
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以DE2为开发平台,采用Veriolg语言编程,实现了DDS信号输出,频率,步进,波形输出均可调,采用Modelsim以及FPGA内嵌逻辑分析仪验证设计的正确性,可以满足一定的工程需求。(With DE2 as the development platform and Veriolg language programming, the DDS signal output, frequency, step and waveform output can be adjusted. The correctness of the design is verified by using Modelsim and FPGA embedded logic analyzer, which can meet certain engineering requirements)
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