文件名称:vote

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [HTML]
  • 上传时间:
  • 2017-11-14
  • 文件大小:
  • 16.37mb
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  • 0次
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设计一个100人投票器,超过70人算通过,用verilog语言设计(Design a 100 person voter, more than 70 people passed, using Verilog language design)
相关搜索: verilog
投票器

(系统自动生成,下载前可以参看下载内容)

下载文件列表

vote

vote\db

vote\db\.cmp.kpt

vote\db\logic_util_heursitic.dat

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vote\db\vote_100.db_info

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vote\db\vote_100.sgdiff.hdb

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vote\db\vote_100.sld_design_entry_dsc.sci

vote\db\vote_100.smart_action.txt

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vote\db\vote_100.stingray_io_sim_cache.99um_tt_1200mv_85c_slow.hsd

vote\db\vote_100.tis_db_list.ddb

vote\db\vote_100.tiscmp.fast_1200mv_0c.ddb

vote\db\vote_100.tiscmp.slow_1200mv_0c.ddb

vote\db\vote_100.tiscmp.slow_1200mv_85c.ddb

vote\db\vote_100.vpr.ammdb

vote\incremental_db

vote\incremental_db\README

vote\incremental_db\compiled_partitions

vote\incremental_db\compiled_partitions\vote_100.db_info

vote\incremental_db\compiled_partitions\vote_100.root_partition.cmp.ammdb

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vote\output_files

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vote\output_files\vote_100.pin

vote\output_files\vote_100.sof

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vote\simulation\modelsim\rtl_work\@_opt

vote\simulation\modelsim\rtl_work\@_opt\_lib.qdb

vote\simulation\modelsim\rtl_work\@_opt\_lib1_0.qdb

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