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文件名称:CIC_verilog

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2016-06-13
  • 文件大小：
  • 1kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 刘**
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

采用verilog实现的三级CIC抽取器，输入8位数据，输出26位数据，使用有限状态机用于实现下采样，包括积分器实现模块和梳状器实现模块-Using verilog to achieve three CIC decimation filter, the input 8-bit data output 26-bit data, the use of finite state machines for sampling, including the integrator and comb to implement the module is implemented to achieve the next module
(系统自动生成,下载前可以参看下载内容)

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积分梳状滤波器verilog设计\code\cic3_decimator.v

.........................\code

积分梳状滤波器verilog设计

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