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文件名称:FSW

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [HTML]
  • 上传时间：
  • 2016-12-22
  • 文件大小：
  • 2kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 郑*
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

verilog写的有限状态机（FSW）序列检测，检测到0100_01给出高电平，包含测试文件，Modelsim下仿真成功。-Verilog written finite state machine( FSW) sequence detection, detected 0100_01 given high, including the test file, Modelsim simulation success.
(系统自动生成,下载前可以参看下载内容)

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