文件名称:Verilog-DATAS-xiayuwen
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3.1 引言
3.2 Verilog HDL基本结构
3.3 数据类型及常量、变量
3.4 运算符及表达式
3.5 语句
3.6 赋值语句和块语句
3.7 条件语句3.8 循环语句
3.9 结构说明语句
3.10 编译预处理语句
3.11 语句的顺序执行与并行执行
3.12 不同抽象级别的Verilog HDL模型
3.13 设计技巧-3.1 Introduction
3.2 Verilog HDL basic structure
3.3 data types and constants, variables, operators and expressions 3.6 assignment statements and conditional statements block statements 3.7 3.8 3.9 loops structure described sequential execution and parallel statements 3.10 3.11 preprocessor statements statements 3.12 execution of different levels of abstraction Verilog HDL model
3.13 design tips
3.2 Verilog HDL基本结构
3.3 数据类型及常量、变量
3.4 运算符及表达式
3.5 语句
3.6 赋值语句和块语句
3.7 条件语句3.8 循环语句
3.9 结构说明语句
3.10 编译预处理语句
3.11 语句的顺序执行与并行执行
3.12 不同抽象级别的Verilog HDL模型
3.13 设计技巧-3.1 Introduction
3.2 Verilog HDL basic structure
3.3 data types and constants, variables, operators and expressions 3.6 assignment statements and conditional statements block statements 3.7 3.8 3.9 loops structure described sequential execution and parallel statements 3.10 3.11 preprocessor statements statements 3.12 execution of different levels of abstraction Verilog HDL model
3.13 design tips
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Verilog教程-夏宇闻.ppt