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文件名称:risc8_cpu_verilog

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [ASM] [源码]
  • 上传时间：
  • 2015-12-25
  • 文件大小：
  • 611kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • 荣**
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

该实例设计的RSIC-CPU总线结构采用数据线（8位）和指令线（12位）独立分离的哈弗结构，把存储寄存器RAM当做寄存器来寻址使用以方便编程。-The example design of RISC-CPU bus architecture uses a data line (8) and command line (12) is separated with the Harvard architecture, the storage register addressing uses RAM as a register to facilitate programming.
(系统自动生成,下载前可以参看下载内容)

下载文件列表





risc8

.....\alu.v

.....\basic.rom

.....\chart

.....\.....\Thumbs.db

.....\.....\图13-11.bmp

.....\.....\图13-13.bmp

.....\.....\图13-15.bmp

.....\.....\图13-16.bmp

.....\.....\图13-17.bmp

.....\.....\图13-18.bmp

.....\.....\图13-20.bmp

.....\.....\图13-6.bmp

.....\.....\图13-7.bmp

.....\.....\图13-9.bmp

.....\.....\表13-1.bmp

.....\cpu.v

.....\cpu_test.v

.....\dram.v

.....\exp.v

.....\idec.v

.....\pram.v

.....\regs.v

.....\risc8.cr.mti

.....\risc8.mpf

.....\risc8.vcd

.....\sindata.hex

.....\transcript

.....\vsim.wlf

.....\wave

.....\....\Thumbs.db

.....\....\alu.bmp

.....\....\cpu-1.bmp

.....\....\cpu-2.bmp

.....\....\cpu_test.bmp

.....\....\exp.bmp

.....\....\idec.bmp

.....\....\pram.bmp

.....\....\regs.bmp

.....\work

.....\....\_info

.....\....\alu

.....\....\...\_primary.dat

.....\....\...\_primary.vhd

.....\....\...\verilog.asm

.....\....\cpu

.....\....\...\_primary.dat

.....\....\...\_primary.vhd

.....\....\...\verilog.asm

.....\....\cpu_test

.....\....\........\_primary.dat

.....\....\........\_primary.vhd

.....\....\........\verilog.asm

.....\....\dram

.....\....\....\_primary.dat

.....\....\....\_primary.vhd

.....\....\....\verilog.asm

.....\....\exp

.....\....\...\_primary.dat

.....\....\...\_primary.vhd

.....\....\...\verilog.asm

.....\....\idec

.....\....\....\_primary.dat

.....\....\....\_primary.vhd

.....\....\....\verilog.asm

.....\....\pram

.....\....\....\_primary.dat

.....\....\....\_primary.vhd

.....\....\....\verilog.asm

.....\....\regs

.....\....\....\_primary.dat

.....\....\....\_primary.vhd

.....\....\....\verilog.asm

.....\....\risc8.vcd

.....\....\test

.....\....\....\_primary.dat

.....\....\....\_primary.vhd

.....\....\....\verilog.asm

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