文件名称:TLC1650

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [Matlab] [源码]
  • 上传时间:
  • 2015-04-23
  • 文件大小:
  • 4.46mb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 李**
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介绍说明--下载内容均来自于网络,请自行研究使用

TLC1650驱动程序 Verilog HDL-TLC1650driver Verilog HDL
(系统自动生成,下载前可以参看下载内容)

下载文件列表





TLC1650\clktest.qpf

.......\clktest.qsf

.......\clktest.qws

.......\clktest.v

.......\clktest.v.bak

.......\clktest_nativelink_simulation.rpt

.......\db\.cmp.kpt

.......\..\add_sub_d0j.tdf

.......\..\add_sub_l7l.tdf

.......\..\add_sub_qth.tdf

.......\..\add_sub_v4i.tdf

.......\..\altsyncram_f091.tdf

.......\..\altsyncram_k091.tdf

.......\..\altsyncram_v872.tdf

.......\..\clktest.asm.qmsg

.......\..\clktest.asm.rdb

.......\..\clktest.asm_labs.ddb

.......\..\clktest.cbx.xml

.......\..\clktest.cmp.bpm

.......\..\clktest.cmp.cdb

.......\..\clktest.cmp.hdb

.......\..\clktest.cmp.idb

.......\..\clktest.cmp.logdb

.......\..\clktest.cmp.rdb

.......\..\clktest.cmp_merge.kpt

.......\..\clktest.cycloneive_io_sim_cache.45um_ff_1200mv_0c_fast.hsd

.......\..\clktest.cycloneive_io_sim_cache.45um_ss_1200mv_0c_slow.hsd

.......\..\clktest.cycloneive_io_sim_cache.45um_ss_1200mv_85c_slow.hsd

.......\..\clktest.db_info

.......\..\clktest.eda.qmsg

.......\..\clktest.fit.qmsg

.......\..\clktest.hier_info

.......\..\clktest.hif

.......\..\clktest.logic_util_heuristic.dat

.......\..\clktest.lpc.html

.......\..\clktest.lpc.rdb

.......\..\clktest.lpc.txt

.......\..\clktest.map.ammdb

.......\..\clktest.map.bpm

.......\..\clktest.map.cdb

.......\..\clktest.map.hdb

.......\..\clktest.map.kpt

.......\..\clktest.map.logdb

.......\..\clktest.map.qmsg

.......\..\clktest.map.rdb

.......\..\clktest.map_bb.cdb

.......\..\clktest.map_bb.hdb

.......\..\clktest.map_bb.logdb

.......\..\clktest.pplq.rdb

.......\..\clktest.pre_map.hdb

.......\..\clktest.pti_db_list.ddb

.......\..\clktest.root_partition.map.reg_db.cdb

.......\..\clktest.routing.rdb

.......\..\clktest.rtlv.hdb

.......\..\clktest.rtlv_sg.cdb

.......\..\clktest.rtlv_sg_swap.cdb

.......\..\clktest.sld_design_entry.sci

.......\..\clktest.sld_design_entry_dsc.sci

.......\..\clktest.smart_action.txt

.......\..\clktest.sta.qmsg

.......\..\clktest.sta.rdb

.......\..\clktest.sta_cmp.8_slow_1200mv_85c.tdb

.......\..\clktest.tiscmp.fastest_slow_1200mv_0c.ddb

.......\..\clktest.tiscmp.fastest_slow_1200mv_85c.ddb

.......\..\clktest.tiscmp.fast_1200mv_0c.ddb

.......\..\clktest.tiscmp.slow_1200mv_0c.ddb

.......\..\clktest.tiscmp.slow_1200mv_85c.ddb

.......\..\clktest.tis_db_list.ddb

.......\..\clktest.tmw_info

.......\..\clktest.vpr.ammdb

.......\..\cntr_ori.tdf

.......\..\mult_7ju.tdf

.......\..\prev_cmp_clktest.qmsg

.......\dds.bsf

.......\dds.html

.......\dds.qip

.......\dds.v

.......\dds.vec

.......\dds.vo

.......\dds_bb.v

.......\dds_cos_c.hex

.......\dds_cos_f.hex

.......\dds_model.m

.......\dds_nativelink.tcl

.......\dds_sin_c.hex

.......\dds_sin_f.hex

.......\dds_st.inc

.......\dds_st.v

.......\dds_syn.v

.......\dds_tb.m

.......\dds_tb.v

.......\dds_tb.vhd

.......\dds_vho_msim.tcl

.......\dds_vo_msim.tcl

.......\dds_wave.do

.......\incremental_db\compiled_partitions\clktest.db_info

.......\..............\...................\clktest.root_partition.cmp.ammdb

.......\..............\...................\clktest.root_partition.cmp.cdb

.......\..............\...................\clktest.root_partition.cmp.dfp

.......\..............\...................\clktest.root_partition.cmp.hdb

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