文件名称:DPLL

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • 上传时间:
  • 2015-11-02
  • 文件大小:
  • 4kb
  • 下载次数:
  • 0次
  • 提 供 者:
  • 刘**
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对输入信号实现1.5倍频,输入数字信号频率范围 是1050~1100Hz(不一定是50 占空比的方波,并且输入信号频率可能在1050~1100Hz内缓慢变化,频率变化速率不高于小于10Hz/s),要求输出50 占空比的信号,并且频率是输入的1. 5倍,并能够连续跟踪输入频率的以及相位改变。-The input signal to achieve the 1.5 multiplier, input digital signal frequency range is 1050 ~ 1100Hz (not necessarily a 50 duty cycle square wave, and the input signal frequency may change slowly in 1050 ~ 1100Hz, frequency change rate is not higher than the less than 10Hz/s), the requirements of 50 duty cycle output signal, and the frequency is 1.5 times the input voltage, and continuously track the input frequency, and phase change.
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