verilog-ethernet-master\.gitignore

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.......................\.......\.....\....\Makefile

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.......................\.......\.....\....\..\test_fpga_core.v

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.......................\lib

.......................\...\axis

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.......................\...\....\.travis.yml

.......................\...\....\AUTHORS

.......................\...\....\COPYING

.......................\...\....\README

.......................\...\....\README.md

.......................\...\....\rtl

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.......................\...\....\...\axis_frame_join_4.v

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.......................\...\....\...\axis_mux_64_4.v

.......................\...\....\...\axis_rate_limit.v

..............