文件名称:pipeline_streamlined_divider
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pipeline_streamlined_divider, 一个流水线的除法器，使用Verilog HDL语言编写-pipeline_streamlined_divider， a divider using pipeline technology in verilog HDL language
(系统自动生成,下载前可以参看下载内容)
下载文件列表
pipeline_streamlined_divider
............................\init.v
............................\init.v.bak
............................\pipeline_streamlined_divider.v
............................\pipeline_streamlined_divider.v.bak
............................\streamlined.v
............................\streamlined.v.bak