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文件名称:3

  • 所属分类：
  • 软件工程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2014-02-23
  • 文件大小：
  • 2kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • Srik****
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

Verilog Code

By sivanantham and sakthivel



Lab assignment-xor gate

Do not forget to thank


(系统自动生成,下载前可以参看下载内容)

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Grey_Bin.v

mux4_1.v

mux2_1.v

half_sub.v

half_adder.v

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