文件名称:UART16450Transceiver-SourceCode.ZIP

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [PDF]
  • 上传时间:
  • 2014-01-09
  • 文件大小:
  • 525kb
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串口16450的逻辑代码,内部带仿真测试代码,已经调试通过-Serial logic code 16450, with internal simulation test code has been debugging through
(系统自动生成,下载前可以参看下载内容)

下载文件列表





RD1169

......\constraints

......\doc

......\...\RD1169.pdf

......\...\README_Simulation.txt

......\...\README_Synthesis.txt

......\project

......\.......\UART_16450_Transceiver

......\.......\......................\UART_16450_Transceiver_sbt.project

......\.......\......................\UART_16450_Transceiver_syn.prj

......\simulation

......\..........\aldec

......\..........\.....\RD1169.do

......\source

......\......\Verilog

......\......\.......\uart_16450_reg.v

......\......\.......\uart_16450_transceiver.v

......\......\.......\uart_master_controller.v

......\......\.......\uart_rx_fsm.v

......\......\.......\uart_transceiver.v

......\......\.......\uart_tx_fsm.v

......\testbench

......\.........\Verilog

......\.........\.......\globalvariables.v

......\.........\.......\loopback.v

......\.........\.......\readdatabuffer.v

......\.........\.......\readintridreg.v

......\.........\.......\readlinestatusreg.v

......\.........\.......\readmodemstatus.v

......\.........\.......\rxdatapathchk.v

......\.........\.......\sb_ice_lc.v

......\.........\.......\sb_ice_syn.v

......\.........\.......\setbaudrate.v

......\.........\.......\setdivisorlatch.v

......\.........\.......\setintrreg.v

......\.........\.......\setlinecntrlreg.v

......\.........\.......\setmodemcntrlreg.v

......\.........\.......\settxholdingreg.v

......\.........\.......\simulationdone.v

......\.........\.......\systasks.v

......\.........\.......\testcase.v

......\.........\.......\txdatapathchk.v

......\.........\.......\uart_16450_transceiver_tb.v

......\.........\.......\uart_16450_transceiver_wrapper.v

......\.........\.......\UART_16450_Transceiver_wrapper_synth.v

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